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    Test Power and Transition Fault Coverage Comparison Between LOC and LOS Test Scheme for Multiple Clock Domain Circuits
    Pandey, Sakshcc ; Murty, N.S. ; et al.
    In: 2017 IEEE International Conference on Computational Intelligence and Computing Research (ICCIC), 2017-12-01, S. 1-4
    Konferenz
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    Transition faults test pattern generation for minimizing power using BS-LFSR and LOC
    Vignesh, M. ; Jayaseelan, J.
    In: 2015 International Conference on Circuits, Power and Computing Technologies [ICCPCT-2015], 2015-03-01, S. 1-6
    Konferenz
    Wie komme ich dran?
  3. Detailansicht für Treffer 3 öffnen
    Hazard Initialized LOC Tests for TDF Undetectable CMOS Open Defects
    Han, Chao ; Singh, Adit D.
    In: 2013 22nd Asian Test Symposium, 2013-11-01, S. 189-194
    Konferenz
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    DE-LOC: Design validation and debugging under limited observation and control, pre- and post-silicon for mixed-signal systems
    Muldrey, Barry ; Deyati, Sabyasachi ; et al.
    In: 2016 IEEE International Test Conference (ITC), 2016-11-01, S. 1-10
    Konferenz
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    Analysis of power consumption and transition fault coverage for LOS and LOC testing schemes
    Wu, F. ; Dilillo, L. ; et al.
    In: 13th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems, 2010-04-01, S. 376-381
    Konferenz
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    New Perspectives on Core In-field Path Delay Test
    Cantoro, Riccardo ; Foti, Dario ; et al.
    In: 2020 IEEE International Test Conference (ITC), 2020-11-01, S. 1-5
    Konferenz
    Wie komme ich dran?
  7. Detailansicht für Treffer 7 öffnen
    Timing Evaluation Tests for Scan Enable Signals with Application to TDF Testing
    Zou, Jie ; Han, Chao ; et al.
    In: 2014 IEEE 23rd Asian Test Symposium, 2014-11-01, S. 281-286
    Konferenz
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    Power-Aware Test Pattern Generation for At-Speed LOS Testing
    Bosio, A. ; Dilillo, L. ; et al.
    In: 2011 Asian Test Symposium, 2011-11-01, S. 506-510
    Konferenz
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    Power reduction through X-filling of transition fault test vectors for LOS testing
    Wu, F. ; Dilillo, L. ; et al.
    In: 2011 6th International Conference on Design & Technology of Integrated Systems in Nanoscale Era (DTIS), 2011-04-01, S. 1-6
    Konferenz
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Improving CMOS open defect coverage using hazard activated tests
    Han, Chao ; Singh, Adit D.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Konferenz
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  11. Detailansicht für Treffer 11 öffnen
    Reordering and test pattern generation for reducing launch and capture power
    Stanis, S. Jonisha ; Antony, S. Maria
    In: 2015 International Conference on Innovations in Information, Embedded and Communication Systems (ICIIECS), 2015-03-01, S. 1-6
    Konferenz
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  12. Detailansicht für Treffer 12 öffnen
    Hybrid Built-In Self-Test Architecture for Multi-port Static RAMs
    Yu, Lizhen ; Hung, Jeffrey ; et al.
    In: 2010 IEEE 25th International Symposium on Defect and Fault Tolerance in VLSI Systems, 2010-10-01, S. 331-339
    Konferenz
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  13. Detailansicht für Treffer 13 öffnen
    Efficient partial enhanced scan for high coverage delay testing
    Han, Chao ; Singh, Adit D. ; et al.
    In: 2011 IEEE 43rd Southeastern Symposium on System Theory, 2011-03-01, S. 243-248
    Konferenz
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  14. Detailansicht für Treffer 14 öffnen
    An efficient pulse flip-flop based launch-on-shift scan cell
    Kumar, Rajesh ; Khatri, Sunil P.
    In: 2010 IEEE International Symposium on Circuits and Systems (ISCAS), 2010-05-01, S. 4105-4108
    Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    Low Cost Launch-on-Shift Delay Test with Slow Scan Enable
    Xu, Gefu ; Singh, A.D.
    In: Eleventh IEEE European Test Symposium (ETS'06), 2006, S. 9-14
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    Low Power Shift and Capture through ATPG-Configured Embedded Enable Capture Bits
    Sun, Yi ; Jiang, Hui ; et al.
    In: 2021 IEEE International Test Conference (ITC), 2021-10-01, S. 319-323
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    Flip-Flop Selection for Transition Test Pattern Reduction Using Partial Enhanced Scan
    Pei, Songwei ; Li, Huawei ; et al.
    In: 2009 15th IEEE Pacific Rim International Symposium on Dependable Computing, 2009-11-01, S. 75
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    Power Analysis and Reduction Techniques for Transition Fault Testing
    Agarwal, Khushboo ; Vooka, Srinivas ; et al.
    In: 2008 17th Asian Test Symposium, 2008-11-01, S. 403
    Konferenz
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  19. Detailansicht für Treffer 19 öffnen
    Launch-on-Shift-Capture Transition Tests
    Park, Intaik ; McCluskey, Edward J.
    In: 2008 IEEE International Test Conference, 2008-10-01, S. 1
    Konferenz
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  20. Detailansicht für Treffer 20 öffnen
    Achieving high transition delay fault coverage with partial DTSFF scan chains
    Xu, Gefu ; Singh, Adit D.
    In: 2007 IEEE International Test Conference, 2007-10-01, S. 1
    Konferenz
    Wie komme ich dran?
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