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    A novel technique to improve noise immunity of CMOS dynamic logic circuits
    LI, DING ; MAZUMDER, Pinaki
    In: Design automation conference (proceedings 2004), 2004, S. 900-903
    Konferenz
    Wie komme ich dran?
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    Reducing average and peak temperatures of VLSI CMOS circuits by means of evolutionary algorithm applied to high level synthesis
    KOZIEL, Slawomir ; SZCZESNIAK, Wladyslaw
    In: Therminic '02, Jg. 34 (2003), Heft 12, S. 1167-1174
    Konferenz
    Wie komme ich dran?
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    Computer-aided design for low-power robust computing in nanoscale CMOS
    SYLVESTER, Dennis ; SRIVASTAVA, Ashish
    In: Leading-edge computer aided design solutions for advanced digital and mixed-signal systems-on-chips, Jg. 95 (2007), Heft 3, S. 507-529
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Defect and transient fault-tolerant system design for hybrid CMOS/nanodevice digital memories
    FEI, SUN ; TONG, ZHANG
    In: IEEE transactions on nanotechnology, Jg. 6 (2007), Heft 3, S. 341-351
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    On circuit techniques to improve noise immunity of CMOS dynamic logic
    LI, DING ; MAZUMDER, Pinaki
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 12 (2004), Heft 9, S. 910-925
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    Leakage current reduction in CMOS VLSI circuits by input vector control
    ABDOLLAHI, Afshin ; FALLAH, Farzan ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 12 (2004), Heft 2, S. 140-154
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Standby and active leakage current control and minimization in CMOS VLSI circuits : Lower-power LSI and lower-power IP
    FALLAH, Farzan ; PEDRAM, Massoud
    In: IEICE transactions on electronics, Jg. 88 (2005), Heft 4, S. 509-519
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
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    A proposal for high-performance CCII-based analogue CMOS design
    LOPEZ-MARTIN, Antonio J ; RAMIREZ-ANGULO, Jaime ; et al.
    In: International journal of circuit theory and applications, Jg. 33 (2005), Heft 5, S. 379-391
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    Extended TSPC structures with double input/output data throughput for gigahertz CMOS circuit design
    NAVARRO S., Joao JR ; VAN NOIJE, Wilhelmus A. M
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 10 (2002), Heft 3, S. 301-308
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    CMOS differential logic family with self-timing and charge-recycling for high-speed and low-power VLSI
    KONG, B.-S ; IM, J.-D ; et al.
    In: IEE proceedings. Circuits, devices and systems, Jg. 150 (2003), Heft 1, S. 45-50
    Online academicJournal
    Zugriff:
    Volltext (PDF)
    Wie komme ich dran?
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    Fault security analysis of CMOS VLSI circuits using defect-injectable VHDL models
    SHAW, Donald ; AL-KHALILI, Dhamin ; et al.
    In: Integration (Amsterdam), Jg. 32 (2002), Heft 1-2, S. 77-97
    academicJournal
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    An optically differential reconfigurable gate array using a 0.18 μm CMOS process
    WATANABE, Minoru ; KOBAYASHI, Fuminori
    In: IEEE international SOC conference (Phoenix, Arizona, USA, April 19-21, 2004), 2004, S. 281-284
    Konferenz
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    State-of-the-art in CMOS threshold-logic VLSI gate implementations and applications
    CELINSKI, Peter ; COTOFANA, Sorin D ; et al.
    In: VLSI circuits and systems (Maspalomas, 19-21 May 2003), 2003, S. 53-64
    Konferenz
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  14. Detailansicht für Treffer 14 öffnen
    Limitations of CMOS scaling : What's next?
    DUNN, Jim ; JOSEPH, Alvin ; et al.
    In: ULSI process integration IV (Quebec PQ, 16-20 May 2005), 2005, S. 27-41
    Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    Computational Delay models to estimate the Delay of floating cubes in CMOS circuits
    GUERRERO, D ; WILKE, G ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 501-510
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    CMOS mixed-signal MODEM for data transmission and control of electrical household appliances using the low-voltage power-line
    ESCALERA, Sara ; DOMINGUEZ-MATAS, Carlos M ; et al.
    In: VLSI circuits and systems (Maspalomas, 19-21 May 2003), 2003, S. 98-105
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    PA-ZSA (Power-Aware Zero-Slack Algorithm): A graph-based timing analysis for ultra-low power CMOS VLSI
    CHOI, Kyu-Won ; CHATTERJEE, Abhijit
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 178-187
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    Low-power, high-speed CMOS VLSI design
    KURODA, Tadahiro
    In: ICCD'2002 : IEEE international conference on computer design : VLSI in computers and processors (Freiburg, 16-18 September 2002), 2002, S. 310-315
    Konferenz
    Wie komme ich dran?
  19. Detailansicht für Treffer 19 öffnen
    A Design-Specific and Thermally-Aware Methodology for Trading-Off Power and Performance in Leakage-Dominant CMOS Technologies
    LIN, Sheng-Chih ; BANERJEE, Kaustav
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 16 (2008), Heft 11, S. 1488-1498
    Online academicJournal
    Zugriff:
    Volltext
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    Impact of unrealistic worst case modeling on the performance of VLSI circuits in deep submicron CMOS technologies
    NARDI, A ; NEVIANI, A ; et al.
    In: International Workshop on Statistical Metrology, Jg. 12 (1999), Heft 4, S. 396-402
    Online Konferenz
    Zugriff:
    Volltext
    Wie komme ich dran?
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