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    Nano-CMOS thermal sensor design optimization for efficient temperature measurement
    OKOBIAH, Oghenekarho ; MOHANTY, Saraju P ; et al.
    In: Integration (Amsterdam), Jg. 47 (2014), Heft 2, S. 195-203
    academicJournal
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    Planar CMOS to multi-gate layout conversion for maximal fin utilization
    WIMER, Shmuel
    In: Integration (Amsterdam), Jg. 47 (2014), Heft 1, S. 115-122
    academicJournal
    Wie komme ich dran?
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    Low cost soft error hardened latch designs for nano-scale CMOS technology in presence of process variation
    RAJAEI, Ramin ; TABANDEH, Mahmoud ; et al.
    In: Microelectronics and reliability, Jg. 53 (2013), Heft 6, S. 912-924
    academicJournal
    Wie komme ich dran?
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    Computing based on the physics of nano devices—A beyond-CMOS approach to human-like intelligent systems
    SHIBATA, Tadashi
    In: Papers Selected from the Ultimate Integration on Silicon Conference 2009, ULIS 2009, Jg. 53 (2009), Heft 12, S. 1227-1241
    academicJournal
    Wie komme ich dran?
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    CMOS realization of two-dimensional mixed analog-digital Hamming distance discriminator circuits for real-time imaging applications
    BADEL, Stéphane ; SCHMID, Alexandre ; et al.
    In: Microelectronics journal, Jg. 39 (2008), Heft 12, S. 1817-1828
    academicJournal
    Wie komme ich dran?
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    Electrostatic discharge (ESD) protection for CMOS output buffers in scaled-down VLSI technology
    KER, M.-D
    In: Microelectronics and reliability, Jg. 38 (1998), Heft 4, S. 619-639
    academicJournal
    Wie komme ich dran?
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    Trends in CMOS technology and application development
    NING, T. H
    In: Materials chemistry and physics, Jg. 50 (1997), Heft 3, S. 261-265
    academicJournal
    Wie komme ich dran?
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    An algebraic technique for generating optimal CMOS circuitry in linear time
    NYLAND, L. S ; REIF, J. H
    In: Computers & mathematics with applications (1987), Jg. 31 (1996), Heft 1, S. 85-108
    Online academicJournal
    Zugriff:
    View record from ScienceDirect (Volltext)
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    Mechanism of positive gate-bias stress induced instabilities in CMOS transistors
    DIMITRIJEV, S ; ZUPAC, D ; et al.
    In: Microelectronics and reliability, Jg. 27 (1987), Heft 6, S. 1001-1016
    academicJournal
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Effects of field implants on small geometry CMOS devices
    ROY, J. N ; CHAUDHURY, H. K ; et al.
    In: Microelectronics and reliability, Jg. 27 (1987), Heft 6, S. 953-957
    academicJournal
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    Frequency properties of on-die power distribution network in VLSI circuits
    LIVSHITS, Pavel ; FEFER, Yefim ; et al.
    In: Microelectronic engineering, Jg. 87 (2010), Heft 9, S. 1760-1763
    academicJournal
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    A novel low-power full-adder cell for low voltage
    NAVI, Keivan ; MAEEN, Mehrdad ; et al.
    In: Integration (Amsterdam), Jg. 42 (2009), Heft 4, S. 457-467
    academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Hardware-efficient common-feedback Markov-random-field probabilistic-based noise-tolerant VLSI circuits
    WEY, I-Chyn ; SHEN, Ye-Jhih
    In: Integration (Amsterdam), Jg. 47 (2014), Heft 4, S. 431-442
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Proposed low power, high speed adder-based 65-nm Square root circuit
    SENTHILPARI, C ; ZURAIDA IRINA, MOHAMAD ; et al.
    In: Microelectronics journal, Jg. 42 (2011), Heft 2, S. 445-451
    academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Modeling strategies of the input admittance of RC interconnects for VLSI CAD tools
    ALIOTO, Massimo
    In: Microelectronics journal, Jg. 42 (2011), Heft 1, S. 63-73
    academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    An analytical approach to dynamic crosstalk in coupled interconnects
    BRAJESH KUMAR, KAUSHIK ; SARKAR, Sankar ; et al.
    In: Microelectronics journal, Jg. 41 (2010), Heft 2-3, S. 85-92
    academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Timing-constrained power minimization in VLSI circuits by simultaneous multilayer wire spacing
    MOISEEV, Konstantin ; WIMER, Shmuel ; et al.
    In: Integration (Amsterdam), Jg. 48 (2015), S. 116-128
    academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Studying the effects of intermittent faults on a microcontroller
    GIL-TOMAS, Daniel ; GRACIA-MORAN, Joaquín ; et al.
    In: Microelectronics and reliability, Jg. 52 (2012), Heft 11, S. 2837-2846
    academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    A 32 GBit/s communication SoC for a waferscale neuromorphic system
    SCHOLZE, Stefan ; EISENREICH, Holger ; et al.
    In: Integration (Amsterdam), Jg. 45 (2012), Heft 1, S. 61-75
    academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    Efficient hardware implementation of a highly-parallel 3GPP LTE/LTE-advance turbo decoder
    YANG, SUN ; CAVALLARO, Joseph R
    In: HARDWARE ARCHITECTURES FOR ALGEBRA, CRYPTOLOGY AND NUMBER THEORY, Jg. 44 (2011), Heft 4, S. 305-315
    academicJournal
    Wie komme ich dran?
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