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68 Treffer

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    Design of two Low-Power full adder cells using GDI structure and hybrid CMOS logic style
    FOROUTAN, Vahid ; MOHAMMAD REZA, TAHERI ; et al.
    In: Integration (Amsterdam), Jg. 47 (2014), Heft 1, S. 48-61
    academicJournal
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    MASTAR VA: A predictive and flexible compact model for digital performances evaluation of CMOS technology with conventional CAD tools
    LACORD, Joris ; GHIBAUDO, Gérard ; et al.
    In: Solid-state electronics, Jg. 91 (2014), S. 137-146
    academicJournal
    Wie komme ich dran?
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    An 8-bit 19 MS/s low-power 0.35 μm CMOS pipelined ADC for DVB-H
    PALOMO, B ; MUNOZ, F ; et al.
    In: Integration (Amsterdam), Jg. 45 (2012), Heft 2, S. 222-227
    academicJournal
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    Power analysis and design of wide dynamic range CMOS imaging sensors
    JIE, YUAN ; HO YEUNG, CHAN
    In: Microelectronics journal, Jg. 41 (2010), Heft 9, S. 585-593
    academicJournal
    Wie komme ich dran?
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    Statistical DOE―ILP based power―performance-process (P3) optimization of nano-CMOS SRAM
    MOHANTY, Saraju P ; SINGH, Jawar ; et al.
    In: Integration (Amsterdam), Jg. 45 (2012), Heft 1, S. 33-45
    academicJournal
    Wie komme ich dran?
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    Adaptive CMOS analog circuits for 4G mobile terminals-Review and state-of-the-art survey
    DE LA ROSA, José M ; CASTRO-LOPEZ, Rafael ; et al.
    In: Microelectronics journal, Jg. 40 (2009), Heft 1, S. 156-176
    academicJournal
    Wie komme ich dran?
  7. Detailansicht für Treffer 7 öffnen
    A study of gateless OTP cell using a 45 nm CMOS compatible process
    TSAI, Yi-Hung ; LIN, Kai-Chun ; et al.
    In: Solid-state electronics, Jg. 53 (2009), Heft 10, S. 1092-1098
    academicJournal
    Wie komme ich dran?
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    Demonstration of Conductive Bridging Random Access Memory (CBRAM) in logic CMOS process
    GOPALAN, C ; MA, Y ; et al.
    In: Special Issue Devoted to the 2nd International Memory Workshop (IMW 2010), Jg. 58 (2011), Heft 1, S. 54-61
    academicJournal
    Wie komme ich dran?
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    Advanced SOI CMOS transistor technology for high performance microprocessors
    HORSTMANN, M ; WIATR, M ; et al.
    In: Papers Selected from the Ultimate Integration on Silicon Conference 2009, ULIS 2009, Jg. 53 (2009), Heft 12, S. 1212-1219
    academicJournal
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Low-voltage scaling limitations for nano-scale CMOS LSIs
    ITOH, Kiyoo ; HORIGUCHI, Masashi
    In: Special Issue with Papers Selected from the Ultimate Integration on Silicon Conference, Ulis 2008, Jg. 53 (2009), Heft 4, S. 402-410
    academicJournal
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    A hierarchical defect repair approach for hybrid nano/CMOS memory reliability enhancement
    HABIBI, Mehdi ; POORMEIDANI, Hossein
    In: Microelectronics and reliability, Jg. 54 (2014), Heft 2, S. 475-484
    academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Design of silicon brains in the nano-CMOS era: Spiking neurons, learning synapses and neural architecture optimization
    CASSIDY, Andrew S ; GEORGIOU, Julius ; et al.
    In: Neuromorphic Engineering: From Neural Systels to Brain-Like Engineered Systems, Jg. 45 (2013), S. 4-26
    Online academicJournal
    Zugriff:
    View record from ScienceDirect (Volltext)
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  13. Detailansicht für Treffer 13 öffnen
    A low power CMOS compatible embedded EEPROM for passive RFID tag
    LEE, Kyoung-Su ; CHUN, Jung-Hoon ; et al.
    In: Microelectronics journal, Jg. 41 (2010), Heft 10, S. 662-668
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Review of fuse and antifuse solutions for advanced standard CMOS technologies
    EBRARD, Elodie ; ALLARD, Bruno ; et al.
    In: Microelectronics journal, Jg. 40 (2009), Heft 12, S. 1755-1765
    academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Performance comparison of CNFET- and CMOS-based 6T SRAM cell in deep submicron
    KURESHI, A. K ; HASAN, Mohd
    In: Microelectronics journal, Jg. 40 (2009), Heft 6, S. 979-982
    academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    Examination and evaluation of La2O3 as gate dielectric for sub-100 nm CMOS and DRAM technology
    CAPODIECI, V ; WIEST, F ; et al.
    In: Dielectrics in microelectronics (WoDiM 2004), Jg. 45 (2005), Heft 5-6, S. 937-940
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    A 0.5 V 320 MHz 8 bit x 8 bit pipelined multiplier in 130 nm CMOS process
    YANG, Wei-Bin ; LIAO, Chao-Cheng ; et al.
    In: Microelectronics journal, Jg. 42 (2011), Heft 1, S. 43-51
    academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Ultrathin DPN STI SiON liner for 40 nm low-power CMOS technology
    HU, Chan-Yuan ; CHEN, Jone F ; et al.
    In: Solid-state electronics, Jg. 54 (2010), Heft 5, S. 564-567
    academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    Design and analysis of a 32 nm PVT tolerant CMOS SRAM cell for low leakage and high stability
    SHENG, LIN ; KIM, Yong-Bin ; et al.
    In: Integration (Amsterdam), Jg. 43 (2010), Heft 2, S. 176-187
    academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    Computing based on the physics of nano devices—A beyond-CMOS approach to human-like intelligent systems
    SHIBATA, Tadashi
    In: Papers Selected from the Ultimate Integration on Silicon Conference 2009, ULIS 2009, Jg. 53 (2009), Heft 12, S. 1227-1241
    academicJournal
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