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    Half-MOS Single-Poly EEPROM Cell in Standard CMOS Process
    TORRICELLI, Fabrizio ; MILANI, Luca ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 60 (2013), Heft 6, S. 1892-1897
    Online academicJournal
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    Low-Power CMOS Image Sensor Based on Column-Parallel Single-Slope/SAR Quantization Scheme
    FANG, TANG ; GUANGYIN CHEN, Denis ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 60 (2013), Heft 8, S. 2561-2566
    Online academicJournal
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    Volltext
    Wie komme ich dran?
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    Insights on Design and Scalability of Thin-BOX FD/SOI CMOS
    CHOUKSEY, Siddharth ; FOSSUM, Jerry G ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 57 (2010), Heft 9, S. 2073-2079
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Shot-Noise-Induced Failure in Nanoscale Flip-Flops Part II: Failure Rates in 10-nm Ultimate CMOS
    JANNATY, Pooya ; SABOU, Florian C ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 59 (2012), Heft 3, S. 807-812
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A New 2T Contact Coupling Gate MTP Memory in Fully CMOS Compatible Process
    LIEN, Chiu-Wang ; WU, Haw-Yun ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 59 (2012), Heft 7, S. 1899-1905
    Online academicJournal
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    Volltext
    Wie komme ich dran?
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    A Study of Self-Aligned Nitride Erasable OTP Cell by 45-nm CMOS Fully Compatible Process
    HUANG, Chia-En ; CHEN, Ying-Je ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 56 (2009), Heft 6, S. 1228-1234
    Online academicJournal
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    Performance and Yield Benefits of Quasi-Planar Bulk CMOS Technology for 6-T SRAM at the 22-nm Node
    SHIN, Changhwan ; DAMRONGPLASIT, Nattapol ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 58 (2011), Heft 7, S. 1846-1854
    Online academicJournal
    Zugriff:
    Volltext
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  8. Detailansicht für Treffer 8 öffnen
    A New High-Density and Ultrasmall-Cell-Size Contact RRAM (CR-RAM) With Fully CMOS-Logic-Compatible Technology and Circuits
    YUAN HENG, TSENG ; HUANG, Chia-En ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 58 (2011), Heft 1, S. 53-58
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    An Evaluation of the CMOS Technology Roadmap From the Point of View of Variability, Interconnects, and Power Dissipation
    BOEUF, Frédéric ; SELLIER, Manuel ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 55 (2008), Heft 6, S. 1433-1440
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    Innovative Materials, Devices, and CMOS Technologies for Low-Power Mobile Multimedia : Device technologies and circuit techniques for power management
    SKOTNICKI, Thomas ; FENOUILLET-BERANGER, Claire ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 55 (2008), Heft 1, S. 96-130
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    The impact of device footprint scaling on high-performance CMOS logic technology
    JIE, DENG ; KIM, Keunwoo ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 54 (2007), Heft 5, S. 1148-1155
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    A CMOS Imager With a Programmable Bit-Serial Column-Parallel SIMD/MIMD Processor : SOLID-STATE IMAGE SENSORS
    YAMASHITA, Hirofumi ; SODINI, Charles G
    In: I.E.E.E. transactions on electron devices, Jg. 56 (2009), Heft 11, S. 2534-2545
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Characteristics of the full CMOS SRAM cell using body-tied TG MOSFETs (Bulk FinFETs)
    PARK, Tai-Su ; HYE JIN, CHO ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 53 (2006), Heft 3, S. 481-487
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Grain-Orientation Induced Quantum Confinement Variation in FinFETs and Multi-Gate Ultra-Thin Body CMOS Devices and Implications for Digital Design : CHARACTERIZATION OF NANO CMOS VARIABIALITY BY SIMULATION AND MEASUREMENTS
    HADI RASOULI, Seid ; ENDO, Kazuhiko ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 58 (2011), Heft 8, S. 2282-2292
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Fully CMOS-Compatible 1T1R Integration of Vertical Nanopillar GAA Transistor and Oxide-Based RRAM Cell for High-Density Nonvolatile Memory Application
    FANG, Z ; WANG, X. P ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 60 (2013), Heft 3, S. 1108-1113
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  16. Detailansicht für Treffer 16 öffnen
    A floating-body cell fully compatible with 90-nm CMOS technology node for a 128-mb SOI DRAM and its scalability
    HAMAMOTO, Takeshi ; MINAMI, Yoshihiro ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 54 (2007), Heft 3, S. 563-571
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  17. Detailansicht für Treffer 17 öffnen
    Time Delay Integration and kn-Pixel Spatiotemporal Filtering Using a Nanoscale Digital CMOS Focal Plane Readout : SOLID-STATE IMAGE SENSORS
    TYRRELL, Brian ; ANDERSON, Kirk ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 56 (2009), Heft 11, S. 2516-2523
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    A Novel Low-Cost Trigate Process Suitable for Embedded CMOS 1T-1C Pseudo-SRAM Application
    JYOTI ZAMAN, Rownak ; MATTHEWS, Kenneth ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 56 (2009), Heft 3, S. 448-455
    Online academicJournal
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    Optimization of embedded compact nonvolatile memories for sub-100-nm CMOS generations
    AKIL, Nader ; VAN DUUREN, Michiel ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 52 (2005), Heft 4, S. 492-499
    Online academicJournal
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    Low-Power SRAMs in Nanoscale CMOS Technologies : Device technologies and circuit techniques for power management
    ZHANG, Kevin ; HAMZAOGLU, Fatih ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 55 (2008), Heft 1, S. 145-151
    Online academicJournal
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