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    A state assignment approach to asynchronous CMOS circuit design
    Kantabutra, Vitit ; Andreou, Andreas G.
    In: IEEE Transactions on Computers, Jg. v43 (1994-04-01), Heft n4, S. 460-469
    Online academicJournal
    Zugriff:
    Volltext
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    Innovative structures for CMOS combinational gates synthesis
    Buonanno, Giacomo ; Sciuto, Donatella ; et al.
    In: IEEE Transactions on Computers, Jg. v43 (1994-04-01), Heft n4, S. 385-399
    Online academicJournal
    Zugriff:
    Volltext
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    Cellular automata as a BIST structure for testing CMOS circuits
    Nandi, S. ; Vamsi, B. ; et al.
    In: IEE Proceedings Part E Computers and Digital Techniques, Jg. v141 (1994), Heft n1, S. 41-47
    academicJournal
    Wie komme ich dran?
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    Analysis of gate oxide shorts in CMOS circuits
    Hao, Hong ; McCluskey, Edward J.
    In: IEEE Transactions on Computers, Jg. v42 (1993-12-01), Heft n12, S. 1510-1516
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Possibilities of deep-submicrometer CMOS for very-high-speed computer logic
    Masaki, Akira
    In: Proceedings of the IEEE, Jg. v81 (1993-09-01), Heft n9, S. 1311-1324
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    Failure analysis of high-density CMOS SRAMs; using realistic defect modeling and IDDQ testing
    Naik, Samir ; Agricola, Frank ; et al.
    In: IEEE Design & Test of Computers, Jg. v10 (1993-06-01), Heft n2, S. 13-23
    Online academicJournal
    Zugriff:
    Volltext
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    Future CMOS scaling and reliability
    Hu, Chenming
    In: Proceedings of the IEEE, Jg. v81 (1993-05-01), Heft n5, S. 682-689
    Online academicJournal
    Zugriff:
    Volltext
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    High-Speed Addition in CMOS
    Quach, Nhon T. ; Flynn, Michael J.
    In: IEEE Transactions on Computers, Jg. v41 (1992-12-01), Heft n12, S. 1612-1615
    Online academicJournal
    Zugriff:
    Volltext
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  9. Detailansicht für Treffer 9 öffnen
    New fast fixed-delay sizing algorithm for high-performance CMOS combinational logic circuits and its applications
    Hwang, Jen-Sheng ; Chung Yu Wu
    In: IEE Proceedings Part E Computers and Digital Techniques, Jg. v139 (1992-09-01), Heft n5, S. 379-386
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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  10. Detailansicht für Treffer 10 öffnen
    CMOS technology trends and economics
    Wieder, Armin W. ; Neppl, Franz
    In: IEEE Micro, Jg. v12 (1992-08-01), Heft n4, S. 10-19
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    Empirical failure analysis and validation of fault models in CMOS VLSI circuits
    Pancholy, Ashish ; Rajski, Janusz ; et al.
    In: IEEE Design & Test of Computers, Jg. v9 (1992-03-01), Heft n1, S. 72-83
    Online academicJournal
    Zugriff:
    Volltext
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  12. Detailansicht für Treffer 12 öffnen
    Delay-time modelling and critical-path verification for CMOS digital designs
    Kim, K.H. ; Park, S.B.
    In: Computer-Aided Design, Jg. v23 (1991-11-01), Heft n9, S. 604-614
    academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Fault simulation in CMOS VLSI circuits
    Zaghloul, M.E. ; Gobovic, D.
    In: IEE Proceedings Part E Computers and Digital Techniques, Jg. v138 (1991-07-01), Heft n4, S. 203-212
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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  14. Detailansicht für Treffer 14 öffnen
    Efficient techniques in the sizing and constrained optimisation of CMOS combinational logic circuits
    Hwang, J. S. ; Wu, C. Y.
    In: IEE Proceedings Part E Computers and Digital Techniques, Jg. v138 (1991-05-01), Heft n3, S. 154-164
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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  15. Detailansicht für Treffer 15 öffnen
    Analysis and design of CMOS Manchester adders with variable carry-skip
    Chan, Pak K. ; Schlag, Martine D.F.
    In: IEEE Transactions on Computers, Jg. v39 (1990-08-01), Heft n8, S. 983-992
    Online academicJournal
    Zugriff:
    Volltext
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  16. Detailansicht für Treffer 16 öffnen
    GM-Learn: an iterative learning algorithm for CMOS gate matrix layout
    Chen, Sao-Jie ; Hu, Yu Hen
    In: IEE Proceedings Part E Computers and Digital Techniques, Jg. v137 (1990-07-01), Heft n4, S. 301-309
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  17. Detailansicht für Treffer 17 öffnen
    CMOS review and update
    Watson, Cheryl
    In: Enterprise Systems Journal, Jg. v10 (1995-06-01), Heft n6, S. 68-71
    serialPeriodical
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  18. Detailansicht für Treffer 18 öffnen
    Build a rescue diskette to save CMOS data
    Kenworthy, Karen
    In: Windows Magazine, Jg. v5 (1994-10-01), Heft n10, S. 329-332
    serialPeriodical
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  19. Detailansicht für Treffer 19 öffnen
    Prying secrets from CMOS memory
    Ralph, James
    In: PC Magazine, Jg. v13 (1994-09-13), Heft n15, S. 339-344
    serialPeriodical
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  20. Detailansicht für Treffer 20 öffnen
    An image tracing approach using CMOS variable threshold logic
    Takakubo, Hajime ; Shono, Katsufusa
    In: Microprocessors and Microsystems, Jg. v16 (1992-10-01), Heft n8, S. 395-402
    serialPeriodical
    Wie komme ich dran?
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