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    Characterization of 4 K CMOS devices and circuits for hybrid Josephson-CMOS systems
    YOSHIKAWA, N ; TOMIDA, T ; et al.
    In: The 2004 Applied Superconductivity Conference, Jacksonville, FL, USA, October 3-8, Jg. 15 (2005), Heft 2, S. 267-271
    Online Konferenz
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    Volltext
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    A defect-based compact modeling approach for the reliability of CMOS devices and integrated circuits
    ESQUEDA, Ivan S ; BARNABY, Hugh J
    In: Solid-state electronics, Jg. 91 (2014), S. 81-86
    academicJournal
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    Ring oscillators for CMOS process tuning and variability control
    BHUSHAN, Manjul ; GATTIKER, Anne ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 19 (2006), Heft 1, S. 10-18
    Online Konferenz
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Timing Optimization and Noise Tolerance for Dynamic CMOS Susceptible to Process Variations
    YELAMARTHI, Kumar ; HENRY CHEN, Chien-In
    In: IEEE transactions on semiconductor manufacturing, Jg. 25 (2012), Heft 2, S. 255-265
    Online academicJournal
    Zugriff:
    Volltext
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    Analysis of double-gate CMOS for double-pole four-throw RF switch design at 45-nm technology
    SRIVASTAVA, Viranjay M ; YADAV, K. S ; et al.
    In: Journal of computational electronics (Print), Jg. 10 (2011), Heft 1-2, S. 229-240
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
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    High-Resistance Resistor Consisting of a Subthreshold CMOS Differential Pair : Analog Circuits and Related SoC Integration Technologies
    ASAI, Shin'ichi ; UENO, Ken ; et al.
    In: IEICE transactions on electronics, Jg. 93 (2010), Heft 6, S. 741-746
    academicJournal
    Wie komme ich dran?
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    A 65-nm High-Frequency Low-Noise CMOS-Based RF SoC Technology
    DAJIANG, YANG ; YUANLI, DING ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 57 (2010), Heft 1, S. 328-335
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    A 300 nW, 15 ppm/°C, 20 ppm/V CMOS Voltage Reference Circuit Consisting of Subthreshold MOSFETs
    UENO, Ken ; HIROSE, Tetsuya ; et al.
    In: Special Issue on the 34TH EUROPEAN SOLID-STATE CIRCUITS CONFERENCE (ESSCIRC), Jg. 44 (2009), Heft 7, S. 2047-2054
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A Highly Sensitive Thermosensing CMOS Circuit Based on Self-Biasing Circuit Technique
    HIROSE, Tetsuya ; HAGIWARA, Atsushi ; et al.
    In: IEEJ transactions on electrical and electronic engineering, Jg. 4 (2009), Heft 2, S. 278-286
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Robust Subthreshold CMOS Digital Circuit Design with On-Chip Adaptive Supply Voltage Scaling Technique
    OSAKI, Yuji ; HIROSE, Tetsuya ; et al.
    In: IEICE transactions on electronics, Jg. 94 (2011), Heft 1, S. 80-88
    academicJournal
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    An Evaluation of the CMOS Technology Roadmap From the Point of View of Variability, Interconnects, and Power Dissipation
    BOEUF, Frédéric ; SELLIER, Manuel ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 55 (2008), Heft 6, S. 1433-1440
    Online academicJournal
    Zugriff:
    Volltext
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  12. Detailansicht für Treffer 12 öffnen
    Effects of layout methods of RF CMOS on noise performance
    WEN, WU ; SANG, LAM ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 52 (2005), Heft 12, S. 2753-2759
    Online academicJournal
    Zugriff:
    Volltext
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  13. Detailansicht für Treffer 13 öffnen
    Low-voltage CMOS subthreshold log amplification and AGC
    SERRA-GRAELLS, F ; HUERTAS, J. L
    In: IEE proceedings. Circuits, devices and systems, Jg. 152 (2005), Heft 1, S. 61-70
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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  14. Detailansicht für Treffer 14 öffnen
    A Cascade-Parallel Based Noise De-Embedding Technique for RF Modeling of CMOS Device
    LOO, X. S ; YEO, K. S ; et al.
    In: IEEE microwave and wireless components letters, Jg. 21 (2011), Heft 8, S. 448-450
    Online academicJournal
    Zugriff:
    Volltext
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  15. Detailansicht für Treffer 15 öffnen
    Electrical integrity of state-of-the-art 0.13 μm SOI CMOS devices and circuits transferred for three-dimensional (3D) integrated circuit (IC) fabrication
    GUARINI, K. W ; TOPOL, A. W ; et al.
    In: Electron devices (San Francisco CA, 8-11 December 2002, technical digest), 2002, S. 943-945
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    RF power performance of asymmetric-LDD MOS transistor for RF-CMOS SOC design
    KING, Ming-Chu ; TSU, CHANG ; et al.
    In: IEEE microwave and wireless components letters, Jg. 17 (2007), Heft 6, S. 445-447
    Online academicJournal
    Zugriff:
    Volltext
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  17. Detailansicht für Treffer 17 öffnen
    Three-dimensional wafer stacking via Cu-Cu bonding integrated with 65-nm strained-Si/low-k CMOS technology
    MORROW, P. R ; PARK, C.-M ; et al.
    In: IEEE electron device letters, Jg. 27 (2006), Heft 5, S. 335-337
    Online academicJournal
    Zugriff:
    Volltext
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  18. Detailansicht für Treffer 18 öffnen
    150-GHz RF SOI-CMOS Technology in Ultrathin Regime on Organic Substrate
    DES ETANGS-LEVALLOIS, Aurélien Lecavelier ; DUBOIS, Emmanuel ; et al.
    In: IEEE electron device letters, Jg. 32 (2011), Heft 11, S. 1510-1512
    Online academicJournal
    Zugriff:
    Volltext
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  19. Detailansicht für Treffer 19 öffnen
    Integration of a 90nm RF CMOS technology (200GHz fmax - 150GHz fT NMOS) demonstrated on a 5GHz LNA
    JEAMSAKSIRI, W ; MERCHA, A ; et al.
    In: 2004 Symposium on VLSI Technology (digest of technical papers), , S. 100-101
    Konferenz
    Wie komme ich dran?
  20. Detailansicht für Treffer 20 öffnen
    Gated hybrid Hall effect device on silicon
    DAS KANUNGO, Pratyush ; IMRE, Alexandra ; et al.
    In: Low Dimensional Structures and Devices Conference, Jg. 36 (2005), Heft 3-6, S. 294-297
    Konferenz
    Wie komme ich dran?
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