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    Leakage Power, Current and Delay Analysis of Stack ONOFIC Based CMOS Circuits
    Rajashekhar, K. ; Kiladibaboji ; et al.
    In: 2022 International Conference on Advances in Computing, Communication and Applied Informatics (ACCAI), 2022-01-28, S. 1-6
    Konferenz
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    Leakage Power Reduction in CMOS Logic Circuits Using Stack ONOFIC Technique
    Kumar, Chanchal ; Mishra, Avinash Sharan ; et al.
    In: 2018 Second International Conference on Intelligent Computing and Control Systems (ICICCS), 2018-06-01, S. 1363-1368
    Konferenz
    Wie komme ich dran?
  3. Detailansicht für Treffer 3 öffnen
    Ambient Temperature-Induced Device Self-Heating Effects on Multi-Fin Si CMOS Logic Circuit Performance in N-14 to N-7 Scaled Technologies.
    Venkateswarlu, Sankatali ; Nayak, Kaushik
    In: IEEE Transactions on Electron Devices, Jg. 67 (2020-04-01), Heft 4, S. 1530-1536
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    High-speed CMOS-to-ECL pad driver in 0.18 /spl mu/m CMOS
    Centurelli, F. ; Lulli, G. ; et al.
    In: 2005 IEEE International Symposium on Circuits and Systems (ISCAS), 2005, S. 448-451
    Konferenz
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    Research and Implementation of the CMOS Camera Device Driver Based on S3C2440
    Zhang, Min ; Sun, Jin-guang ; et al.
    In: 2010 International Conference on Intelligent Computation Technology and Automation, Jg. 2 (2010-05-01), S. 1039-1042
    Konferenz
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    Closed-form analysis of DC noise immunity in subthreshold CMOS logic circuits
    Alioto, Massimo
    In: 2010 IEEE International Symposium on Circuits and Systems (ISCAS), 2010-05-01, S. 1468-1471
    Konferenz
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    Demonstration of Conductive Bridging Random Access Memory (CBRAM) in Logic CMOS Process
    Gopalan, Chakravarthy ; Ma, Yi ; et al.
    In: 2010 IEEE International Memory Workshop, 2010-05-01, S. 1-4
    Konferenz
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    High voltage NMOS double hump prevention by using baseline CMOS p-well implant
    Kho Ching Tee, Elizabeth ; Pal, Deb Kumar ; et al.
    In: 2010 International Conference on Electronic Devices, Systems and Applications, 2010-04-01, S. 289-293
    Konferenz
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    Low power logic circuit and SRAM cell applications with silicon on depletion layer CMOS (SODEL CMOS) technology
    Inaba, S. ; Nagano, H. ; et al.
    In: Proceedings of the IEEE 2004 Custom Integrated Circuits Conference (IEEE Cat. No.04CH37571), 2004, S. 225-228
    Konferenz
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Signed digit CMOS (SD-CMOS) logic circuits with static operation
    Fukuda, H.
    In: Proceedings. 34th International Symposium on Multiple-Valued Logic, 2004, S. 128-134
    Konferenz
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  11. Detailansicht für Treffer 11 öffnen
    High reliability HV-CMOS transistors in standard CMOS technology
    Sun, W.F. ; Shi, L.X.
    In: Proceedings of the 10th International Symposium on the Physical and Failure Analysis of Integrated Circuits. IPFA 2003, 2003, S. 25-28
    Konferenz
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  12. Detailansicht für Treffer 12 öffnen
    A new low switching noise CMOS logic circuits for single-chip CMOS imaging system
    Hoon Hee Chung ; Rhee, Jehyuk ; et al.
    In: Proceedings of IEEE Sensors 2003 (IEEE Cat. No.03CH37498), Jg. 2 (2003), S. 1136-1140
    Konferenz
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  13. Detailansicht für Treffer 13 öffnen
    IDD scan test method for fault localization technique on CMOS VLSI failure analysis
    Abdullah, Farisal ; Nayan, Nafarizal ; et al.
    In: 2010 IEEE International Conference on Semiconductor Electronics (ICSE2010), 2010-06-01, S. 104-107
    Konferenz
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  14. Detailansicht für Treffer 14 öffnen
    Exploiting time resolution in nanometre CMOS data converters
    Hernandez, Luis ; Wiesbauer, Andreas
    In: 2010 IEEE International Symposium on Circuits and Systems (ISCAS), 2010-05-01, S. 1069-1072
    Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    Low-voltage SOI CMOS DTMOS/MTCMOS circuit technique for design optimization of low-power SOC applications
    Lin, W. C. H. ; Kuo, J. B.
    In: 2010 IEEE International Symposium on Circuits and Systems (ISCAS), 2010-05-01, S. 3833-3836
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    Zero-cost MTP high density NVM modules in a CMOS process flow
    Atrash, A. ; Cassuto, G. ; et al.
    In: 2010 IEEE International Memory Workshop, 2010-05-01, S. 1-4
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    Comparing crossbar-based nano/CMOS architectures
    Teodorov, Ciprian
    In: 5th International Conference on Design & Technology of Integrated Systems in Nanoscale Era, 2010-03-01, S. 1-6
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    Device and Technology Challenges for Nanoscale CMOS
    Wong, H.-S.P.
    In: 7th International Symposium on Quality Electronic Design (ISQED'06), 2006, S. 515-518
    Online Konferenz
    Zugriff:
    Full Text Finder (Volltext)
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  19. Detailansicht für Treffer 19 öffnen
    A new hybrid FPGA with nanoscale clusters and CMOS routing
    Rad, R.M.P. ; Tehranipoor, M.
    In: 2006 43rd ACM/IEEE Design Automation Conference, 2006, S. 727-730
    Online Konferenz
    Zugriff:
    Full Text Finder (Volltext)
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  20. Detailansicht für Treffer 20 öffnen
    Hybrid CMOS/molecular Electronic Circuits
    Stan, M.R.
    In: 2006 IEEE Conference on Emerging Technologies - Nanoelectronics, 2006, S. 183-188
    Konferenz
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