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    Shallow Trench Isolation for the 45-nm CMOS Node and Geometry Dependence of STI Stress on CMOS Device Performance
    Tilke, A. T. ; Stapelmann, C. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 20 (2007-05-01), Heft 2, S. 59-67
    Online academicJournal
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    Process Variation-Aware Timing Optimization for Dynamic and Mixed-Static-Dynamic CMOS Logic
    Yelamarthi, K. ; Chen, C.-I. H.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 22 (2009-02-01), Heft 1, S. 31-39
    Online academicJournal
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    Characterization of STI Edge Effects on CMOS Variability
    Wils, N. ; Tuinhout, H. P. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 22 (2009-02-01), Heft 1, S. 59-65
    Online academicJournal
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    Low-K/Cu CMOS-based SoC technology with 115-GHz f/sub T/, 100-GHz f/sub max/, low noise 80-nm RF CMOS, high-Q MiM capacitor, and spiral Cu inductor
    Guo, Jyh-Chyurn
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 19 (2006-08-01), Heft 3, S. 331-338
    Online academicJournal
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    Mechanical–Electrical Measurements and Relevant Test Structures for Sensing Interconnect Stress Effects in CMOS Technology
    Blayac, S. ; Rivero, C. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 25 (2012-11-01), Heft 4, S. 564-570
    Online academicJournal
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    A Novel BJT Structure Implemented Using CMOS Processes for High-Performance Analog Circuit Applications
    Jung, Y. J. ; Park, B. S. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 25 (2012-11-01), Heft 4, S. 549-554
    Online academicJournal
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    A test structure for contact and via failure analysis in deep-submicrometer CMOS technologies
    Cabrini, A. ; Cantarelli, D. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 19 (2006-02-01), Heft 1, S. 57-66
    Online academicJournal
    Zugriff:
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    Ring oscillators for CMOS process tuning and variability control
    Bhushan, M. ; Gattiker, A. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 19 (2006-02-01), Heft 1, S. 10-18
    Online academicJournal
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    Test Structures for the Characterization of MEMS and CMOS Integration Technology
    Lin, H. ; Walton, A. J. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 21 (2008-05-01), Heft 2, S. 140-147
    Online academicJournal
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    New Test Structure to Monitor Contact-to-Poly Leakage in Sub-90 nm CMOS Technologies
    King, M. C. ; Chin, A.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 21 (2008-05-01), Heft 2, S. 244-247
    Online academicJournal
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    A Temperature Sensor With an Inaccuracy of ${-}{\hbox{1}}/{+}{\hbox{0.8}}\ ^{\circ}$ C Using 90-nm 1-V CMOS for Online Thermal Monitoring of VLSI Circuits
    Sasaki, M. ; Ikeda, M. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 21 (2008-05-01), Heft 2, S. 201-208
    Online academicJournal
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    SCR device fabricated with dummy-gate structure to improve turn-on speed for effective ESD protection in CMOS technology
    Ker, Ming-Dou ; Hsu, Kuo-Chun
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 18 (2005-05-01), Heft 2, S. 320-327
    Online academicJournal
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    Methodology on extracting compact layout rules for latchup prevention in deep-submicron bulk CMOS technology
    Ker, Ming-Dou ; Lo, Wen-Yu
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 16 (2003-05-01), Heft 2, S. 319-334
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    Study of CMOS Process Variation by Multiplexing Analog Characteristics
    Gettings, K. M. G. V. ; Boning, D. S.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 21 (2008-11-01), Heft 4, S. 513-525
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    ESD implantations for on-chip ESD protection with layout consideration in 0.18-/spl mu/m salicided CMOS technology
    Ker, Ming-Dou ; Chuang, Che-Hao ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 18 (2005-05-01), Heft 2, S. 328-337
    Online academicJournal
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    Effect of UV/VUV enhanced RTP on process variation and device performance of metal gate/high-/spl kappa/ gate stacks for the sub-90-nm CMOS regime
    Damjanovic, D. ; Bolla, H.K. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 18 (2005-02-01), Heft 1, S. 55-62
    Online academicJournal
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    Impact of gate induced drain leakage on overall leakage of submicrometer CMOS VLSI circuits
    Semenov, O. ; Pradzynski, A. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 15 (2002-02-01), Heft 1, S. 9-18
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    Yield Learning and Process Optimization on 65-nm CMOS Technology Accelerated by the Use of Short Flow Test Die
    DeBord, J. R. D. ; Sridhar, N.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 20 (2007-08-01), Heft 3, S. 201-207
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    Effect of CMOS technology scaling on thermal management during burn-in
    Semenov, O. ; Vassighi, A. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 16 (2003-11-01), Heft 4, S. 686-695
    Online academicJournal
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    A high-density, matched hexagonal transistor structure in standard CMOS technology for high-speed applications
    Van den Bosch, A. ; Steyaert, M.S.J. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 13 (2000-05-01), Heft 2, S. 167-172
    Online academicJournal
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