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    Processing Near Sensor Architecture in Mixed-Signal Domain With CMOS Image Sensor of Convolutional-Kernel-Readout Method.
    Chen, Zhe ; Liu, Xinjun ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-02-01), Heft 2, S. 389-400
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    X-SRAM: Enabling In-Memory Boolean Computations in CMOS Static Random Access Memories.
    Agrawal, Amogh ; Jaiswal, Akhilesh ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-12-01), Heft 12, S. 4219-4232
    Online serialPeriodical
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    DetectX—Adversarial Input Detection Using Current Signatures in Memristive XBar Arrays.
    Moitra, Abhishek ; Panda, Priyadarshini
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021-11-01), Heft 11, S. 4482-4494
    Online serialPeriodical
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    An Accelerated LIF Neuronal Network Array for a Large-Scale Mixed-Signal Neuromorphic Architecture.
    Aamir, Syed Ahmed ; Stradmann, Yannik ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-12-01), Heft 12, S. 4299-4312
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    A Digital CMOS Silicon Photomultiplier Using Perimeter Gated Single Photon Avalanche Diodes With Asynchronous AER Readout.
    Shawkat, Mst Shamim Ara ; Mcfarlane, Nicole
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-12-01), Heft 12, S. 4818-4828
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    A $16\times16$ CMOS Amperometric Microelectrode Array for Simultaneous Electrochemical Measurements.
    Giagkoulovits, Christos ; Cheah, Boon Chong ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-09-01), Heft 9, S. 2821-2831
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    Annealing Processing Architecture of 28-nm CMOS Chip for Ising Model With 512 Fully Connected Spins.
    Iimura, Ryoma ; Kitamura, Satoshi ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021-12-01), Heft 12, S. 5061-5071
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    Analysis and Background Self-Calibration of Comparator Offset in Loop-Unrolled SAR ADCs.
    Liu, Shaolong ; Rabuske, Taimur ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-02-01), Heft 2, S. 458-470
    Online serialPeriodical
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    A Fast and Fully Parallel Analog CMOS Solver for Nonlinear PDEs.
    Malavipathirana, Hasantha ; Hariharan, S. I. ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021-08-01), Heft 8, S. 3363-3376
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    A Standard-Cell-Design-Flow Compatible Energy-Recycling Logic With 70% Energy Saving.
    Lee, Cheng-Yen ; Hsieh, Ping-Hsuan ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 63 (2016), Heft 1, S. 70-79
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    Analysis and Design of CMOS Received Signal Strength Indicator.
    Byun, Sangjin
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 61 (2014-10-01), Heft 10, S. 2970-2977
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    A Near-Threshold Voltage Oriented Digital Cell Library for High-Energy Efficiency and Optimized Performance in 65nm CMOS Process.
    Jun, Jaehun ; Song, Jaegeun ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-05-01), Heft 5, S. 1567-1580
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    40 nm Bit-Interleaving 12T Subthreshold SRAM With Data-Aware Write-Assist.
    Chiu, Yi-Wei ; Hu, Yu-Hao ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 61 (2014-09-01), Heft 9, S. 2578-2585
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    A 0.4-V 0.66-fJ/Cycle Retentive True-Single-Phase-Clock 18T Flip-Flop in 28-nm Fully-Depleted SOI CMOS.
    Stas, Francois ; Bol, David
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-03-01), Heft 3, S. 935-945
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    Ultra-Low Power Hybrid CMOS-Magnetic Logic Architecture.
    Das, Jayita ; Alam, Syed M. ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 59 (2012-09-01), Heft 9, S. 2008-2016
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    Area-Efficient Finite Field Multiplication Using Hybrid SET-MOS Technology.
    Zhang, Chen ; Wu, Huapeng ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 69 (2022-11-01), Heft 11, S. 4358-4366
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    A 1.58 Gbps/W 0.40 Gbps/mm2 ASIC Implementation of MMSE Detection for $128\times 8~64$ -QAM Massive MIMO in 65 nm CMOS.
    Peng, Guiqiang ; Liu, Leibo ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-05-01), Heft 5, S. 1717-1730
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    Novel Low-Power and Highly Reliable Radiation Hardened Memory Cell for 65 nm CMOS Technology.
    Guo, Jing ; Xiao, Liyi ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 61 (2014-07-01), Heft 7, S. 1994-2001
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    Automatic Charge Balancing Content Addressable Memory With Self-control Mechanism.
    Tsai, Kun-Lin ; Chang, Yen-Jen ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 61 (2014-10-01), Heft 10, S. 2834-2841
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    Synthesis of Bias-Scalable CMOS Analog Computational Circuits Using Margin Propagation.
    Gu, Ming ; Chakrabartty, S.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 59 (2012-02-01), Heft 2, S. 243-254
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