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    A parallel compression framework for fractal images using DCT block classification
    Pang, Jiahao ; He, Jie ; et al.
    In: 2022 IEEE 21st International Conference on Ubiquitous Computing and Communications (IUCC/CIT/DSCI/SmartCNS), 2022-12-01, S. 245-253
    Konferenz
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    DCT Implementation on a Custom FPGA RISC-V Processor
    Harmina, Tomislav ; Hofman, Daniel ; et al.
    In: 2023 International Symposium ELMAR, 2023-09-11, S. 163-167
    Konferenz
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    Effective Hardware Accelerator for 2D DCT/IDCT Using Improved Loeffler Architecture
    Zhou, Z. ; Pan, Z.
    In: IEEE Access, Jg. 10 (2022), S. 11011-11020
    Online academicJournal
    Zugriff:
    Volltext
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  4. Detailansicht für Treffer 4 öffnen
    Design of Approximate Multiplierless DCT with CSD Encoding for Image Processing
    Cai, Lulin ; Qian, Yiduan ; et al.
    In: 2021 IEEE International Symposium on Circuits and Systems (ISCAS), 2021-05-01, S. 1-4
    Konferenz
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  5. Detailansicht für Treffer 5 öffnen
    Optimization of Sliding-DCT Based Gaussian Filtering for Hardware Accelerator
    Otsuka, Tomoki ; Fukushima, Norishige ; et al.
    In: 2020 IEEE International Conference on Visual Communications and Image Processing (VCIP), 2020-12-01, S. 423-426
    Konferenz
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  6. Detailansicht für Treffer 6 öffnen
    A Novel VLSI Algorithm for a Low Complexity VLSI Implementation of DCT Based on Pseudo Circular Correlation Structures
    Chiper, Doru Florin ; Cotorobai, Laura Teodora
    In: 2020 International Symposium on Electronics and Telecommunications (ISETC), 2020-11-05, S. 1-4
    Konferenz
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  7. Detailansicht für Treffer 7 öffnen
    Area and Power-Efficient Variable-Sized DCT Architecture for HEVC Using Muxed-MCM Problem
    Shabani, A. ; Sabri, M. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 68 (2021-03-01), Heft 3, S. 1259-1268
    Online academicJournal
    Zugriff:
    Volltext
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  8. Detailansicht für Treffer 8 öffnen
    Analog VLSI Design of Current-Mode DCT for 1-D Signal Processing
    Ganguly, Anirban ; Banerjee, Ayan
    In: 2019 4th International Conference on Information Systems and Computer Networks (ISCON), 2019-11-01, S. 551-556
    Konferenz
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  9. Detailansicht für Treffer 9 öffnen
    An Analog Design of 2D DCT Processor
    Venkatesh, U. ; Kumar, M.P. ; et al.
    In: TENCON 2019 - 2019 IEEE Region 10 Conference (TENCON), 2019-10-01, S. 1606-1610
    Konferenz
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  10. Detailansicht für Treffer 10 öffnen
    Low-Complexity Reconfigurable DCT-V Architecture
    Kello, J. ; Roch, M.R. ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 67 (2020-12-01), Heft 12, S. 3417-3421
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    Analysis of DCT and FAST DCT using soft core processor
    Mutgekar, Meghanan Bhairu ; Bhaskar, Pradip C.
    In: 2019 3rd International Conference on Trends in Electronics and Informatics (ICOEI), 2019-04-01, S. 1128-1132
    Konferenz
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  12. Detailansicht für Treffer 12 öffnen
    Exploiting Trigonometric Properties to Optimize Higher Order DCT Architecture in HEVC
    Chatterjee, S. ; Sarawadekar, K.
    In: IEEE Transactions on Circuits and Systems for Video Technology, Jg. 30 (2020-10-01), Heft 10, S. 3598-3607
    Online academicJournal
    Zugriff:
    Volltext
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  13. Detailansicht für Treffer 13 öffnen
    Hardware Efficient Architecture for 2D DCT and IDCT Using Taylor-Series Expansion of Trigonometric Functions
    Mukherjee, D. ; Mukhopadhyay, S.
    In: IEEE Transactions on Circuits and Systems for Video Technology, Jg. 30 (2020-08-01), Heft 8, S. 2723-2735
    Online academicJournal
    Zugriff:
    Volltext
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  14. Detailansicht für Treffer 14 öffnen
    Hardware design of high speed 1-D DCT module using approximate floating point adder
    Garg, Pulkit ; Suneja, Kriti
    In: 2020 7th International Conference on Signal Processing and Integrated Networks (SPIN), 2020-02-01, S. 623-625
    Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    Low-Power and High-Throughput Approximate 4×4 DCT Hardware Architecture
    Leme, Mateus ; Braatz, Luciano ; et al.
    In: 2019 IEEE 10th Latin American Symposium on Circuits & Systems (LASCAS), 2019-02-01, S. 245-248
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    An Area-Efficient Variable-Size Fixed-Point DCT Architecture for HEVC Encoding
    Masera, M. ; Masera, G. ; et al.
    In: IEEE Transactions on Circuits and Systems for Video Technology, Jg. 30 (2020), Heft 1, S. 232-242
    Online academicJournal
    Zugriff:
    Volltext
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  17. Detailansicht für Treffer 17 öffnen
    Design and Implementation of Multi-Purpose DCT/DST-Specific Accelerator on Heterogeneous Multicore Architecture
    Nouri, Sajjad ; Ghaznavi-Youvalari, Ramin ; et al.
    In: 2018 IEEE Nordic Circuits and Systems Conference (NORCAS): NORCHIP and International Symposium of System-on-Chip (SoC), 2018-10-01, S. 1-10
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    Design a Low voltage & Low power multiplier-free pipelined DCT architecture using hybrid full adder
    SenthilPari, C. ; Nirmal Raj, Maufuz Imran T. ; et al.
    In: 2018 IEEE 5th International Conference on Engineering Technologies and Applied Sciences (ICETAS), 2018-11-01, S. 1-6
    Konferenz
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  19. Detailansicht für Treffer 19 öffnen
    FPGA Implementation of Pipelined 8×8 2-D DCT and IDCT Structure for H.264 Protocol
    Srivastava, P.K. ; Jakkani, A.K.
    In: 2018 3rd International Conference for Convergence in Technology (I2CT), 2018-04-01, S. 1-6
    Konferenz
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  20. Detailansicht für Treffer 20 öffnen
    An Area and Power Efficient 1-D $4\times 4$ Integer DCT Architecture for HEVC
    Bhaskar, Akshay ; Jagannadha Naidu, K
    In: 2017 14th IEEE India Council International Conference (INDICON), 2017-12-01, S. 1-5
    Konferenz
    Wie komme ich dran?
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