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    Dynamic CMOS Load Balancing and Path Oriented in Time Optimization Algorithms to Minimize Delay Uncertainties from Process Variations
    Chien-In Henry Chen ; Yelamarthi, Kumar
    In: VLSI Design, Jg. 2010 (2010-03-07), S. 1-13
    Online unknown
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    CMOS Delay and Power Model Equations for Simultaneous Transistor and Interconnect Wire Analysis and Optimization
    Lee, Sangho ; Greeneich, Edwin W.
    In: VLSI Design, Jg. 15 (2002), S. 619-628
    Online unknown
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    Volltext (PDF)
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    Signal Coding and CMOS Gates for Combinational Functional Blocks of Very Deep Submicron Self-checking Circuits
    Ricco, Bruno ; Favalli, Michele ; et al.
    In: VLSI Design, Jg. 11 (2000), Heft 1, S. 23-34
    Online unknown
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    Delay Time Estimation Model for Large Digital CMOS Circuits
    Kim, Dong-Wook ; Choi, Tae-Yong
    In: VLSI Design, Jg. 11 (2000), S. 161-173
    Online unknown
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    Current Testing of CMOS Combinational Circuits with Single Floating Gate Defects
    Champac, Victor ; Figueras, Joan
    In: VLSI Design, Jg. 5 (1997), Heft 3, S. 273-284
    Online unknown
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    Accurate Power Estimation for Sequential CMOS Circuits Using Graph-based Methods
    Leeser, Miriam ; Ohm, Valerie
    In: VLSI Design, Jg. 12 (2001), S. 187-203
    Online unknown
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    On Self-Checking Design of CMOS Circuits for Multiple Faults
    Busaba, Fadi ; Lala, P.K. ; et al.
    In: VLSI Design, Jg. 7 (1998), Heft 2, S. 151-161
    Online unknown
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    Performance Analysis of High Speed Hybrid CMOS Full Adder Circuits for Low Voltage VLSI Design
    Wairya, Subodh ; Rajendra Kumar Nagaria ; et al.
    In: VLSI Design, Jg. 2012 (2012)
    Online unknown
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    Volltext (PDF)
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    IDDQ Detectable Bridges in Combinational CMOS Circuits
    Isern, E. ; Figueras, J.
    In: VLSI Design, Jg. 5 (1997), S. 241-252
    Online unknown
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    Modeling and Design of a Nano Scale CMOS Inverter for Symmetric Switching Characteristics
    Pandit, Soumya ; Mukhopadhyay, Joyjit
    In: VLSI Design, Jg. 2012 (2012-04-22), S. 1-13
    Online unknown
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    Volltext (PDF)
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    Block-Level Logic Extraction from CMOS VLSI Layouts
    Tront, Joseph G. ; Bhasin, Inderpreet
    In: VLSI Design, Jg. 1 (1994), S. 243-259
    Online unknown
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    Performance Analysis of Modified Drain Gating Techniques for Low Power and High Speed Arithmetic Circuits
    Piske, Mayuresh ; Aatreya Vivek Madgula ; et al.
    In: VLSI Design, Jg. 2014 (2014-07-15), S. 1-5
    Online unknown
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    Volltext (PDF)
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    A Regularly Structured Parallel Multiplier with Low-power Non-binary-logic Counter Circuits
    Lin, Rong
    In: VLSI Design, Jg. 12 (2001), S. 377-390
    Online unknown
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    On Mixed PTL/Static Logic for Low-power and High-speed Circuits
    Geun Rae Cho ; Chen, Thomas M.
    In: VLSI Design, Jg. 12 (2001), S. 399-406
    Online unknown
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    Low-Power Adiabatic Computing with Improved Quasistatic Energy Recovery Logic
    Upadhyay, Shipra ; Rajendra Kumar Nagaria ; et al.
    In: VLSI Design, Jg. 2013 (2013)
    Online unknown
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    Minimizing Spurious Switching Activities with Transistor Sizing
    Wroblewski, A. ; Schumacher, Otto ; et al.
    In: VLSI Design, Jg. 15 (2002), S. 537-545
    Online unknown
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    Reconfigurable Shift Switching Parallel Comparators
    Olariu, Stephan ; Lin, Rong
    In: VLSI Design, Jg. 9 (1999), S. 83-90
    Online unknown
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    Design of Low Power Multiplier with Energy Efficient Full Adder Using DPTAAL
    A. Kishore Kumar ; T. Shunbaga Pradeepa ; et al.
    In: VLSI Design, Jg. 2013 (2013)
    Online unknown
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    Wave Pipelining Using Self Reset Logic
    Mourad, S. ; Litvin, Miguel E.
    In: VLSI Design, Jg. 2008 (2008)
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    Reduction of Power Dissipation in Dynamic BiCMOS Logic Gates by Transistor Reordering
    Wahab, Yufridin ; S. M. Rezaul Hasan
    In: VLSI Design, Jg. 15 (2002), S. 547-553
    Online unknown
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