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    An 8-Mbit 0.18-µm CMOS 1T1C FeRAM in Planar Technology
    Morita, Keizo ; Hikosaka, Yukinobu ; et al.
    In: IEICE Transactions on Electronics, 2015, S. 1047-1057
    Online unknown
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    A 10-bit CMOS Digital-to-Analog Converter with Compact Size for Display Applications
    Chung, Hoon-Ju ; Jang, Young-Chan ; et al.
    In: IEICE Transactions on Electronics, 2014, S. 519-525
    Online unknown
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    CMOS Driver for Heavy-Load Flat-Panel Scan-Line Circuit Based on Complementary Dual-Bootstrap
    Po Yo Kuo ; Hsin Chi Lai ; et al.
    In: IEICE Transactions on Electronics, 2013, S. 1399-1403
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    New Multiple-Times Programmable CMOS ROM Cell
    Chung, In-Young ; Seong Yeol Jeong ; et al.
    In: IEICE Transactions on Electronics, 2012, S. 1098-1103
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    A High-Throughput Low-Energy Arithmetic Processor
    Nguyen, Hong-Thu ; Pham, Cong-Kha ; et al.
    In: IEICE Transactions on Electronics, 2018, S. 281-284
    Online unknown
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    A SOI Cache-Tag Memory with Dual-Rail Wordline Scheme
    Ishihara, Takako ; Shibata, Nobutaro
    In: IEICE Transactions on Electronics, 2016, S. 316-330
    Online unknown
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    Ultra High Speed Modified Booth Encoding Architecture for High Speed Parallel Accumulations
    Khoei, Abdollah ; Azizian, Sarkis ; et al.
    In: IEICE Transactions on Electronics, 2012, S. 706-709
    Online unknown
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    An Area-Efficient Reconfigurable LDPC Decoder with Conflict Resolution
    Chen, Yun ; Zeng, Xiaoyang ; et al.
    In: IEICE Transactions on Electronics, 2012, S. 478-486
    Online unknown
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    A 530Mpixels/s Intra Prediction Architecture for Ultra High Definition H.264/AVC Encoder
    He, Gang ; Zhang, Tianruo ; et al.
    In: IEICE Transactions on Electronics, 2011, S. 419-427
    Online unknown
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    Design and Measurement of a 1-kBit eFuse One-Time Programmable Memory IP Based on a BCD Process
    Jin, Liyan ; Kim, Du-Hwi ; et al.
    In: IEICE Transactions on Electronics, 2010, S. 1365-1370
    Online unknown
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    Implementation of a Partially Reconfigurable Multi-Context FPGA Based on Asynchronous Architecture
    Kameyama, Michitaka ; Hasitha Muthumala Waidyasooriya ; et al.
    In: IEICE Transactions on Electronics, 2009, S. 539-549
    Online unknown
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    A 41 mW VGA@30 fps Quadtree Video Encoder for Video Surveillance Systems
    Seiichiro, Hiratsuka ; Ushiki, Shinsuke ; et al.
    In: IEICE Transactions on Electronics, 2008-04-01, S. 449-456
    Online unknown
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    Multi-Context FPGA Using Fine-Grained Interconnection Blocks and Its CAD Environment
    Hariyama, Masanori ; Kameyama, Michitaka ; et al.
    In: IEICE Transactions on Electronics, 2008-04-01, S. 517-525
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    4-Port Unified Data/Instruction Cache Design with Distributed Crossbar and Interleaved Cache-Line Words
    Hans Jurgen Mattausch ; Johguchi, Koh ; et al.
    In: IEICE Transactions on Electronics, 2007-11-01, S. 2157-2160
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    A Fine-Grain Scalable and Low Memory Cost Variable Block Size Motion Estimation Architecture for H.264/AVC
    Ikenaga, Takeshi ; Liu, Zhenyu ; et al.
    In: IEICE Transactions on Electronics, 2006-12-01, S. 1928-1936
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    Design and Evaluation of a Massively Parallel Processor Based on Matrix Architecture
    Kainaga, Masahiro ; Nakajima, Masami ; et al.
    In: IEICE Transactions on Electronics, 2006-11-01, S. 1512-1518
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    The Long Length DHT Design with a New Hardware Efficient Distributed Arithmetic Approach and Cyclic Preserving Partitioning
    Chang, Tian-Sheuan ; Guo, Jiun-In ; et al.
    In: IEICE Transactions on Electronics, 2005-05-01, S. 1061-1069
    Online unknown
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  18. Detailansicht für Treffer 18 öffnen
    VLSI Architecture Study of a Real-Time Scalable Optical Flow Processor for Video Segmentation
    Miyakoshi, Junichi ; Kuroda, Y. ; et al.
    In: IEICE Transactions on Electronics, 2006-03-01, S. 230-242
    Online unknown
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    Implementation of a Low-Power FPGA Based on Synchronous/Asynchronous Hybrid Architecture
    Hariyama, Masanori ; Ishihara, Shota ; et al.
    In: IEICE Transactions on Electronics, 2011, S. 1669-1679
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    A Low-Power Real-Time SIFT Descriptor Generation Engine for Full-HDTV Video Recognition
    Terachi, Yosuke ; Fujinaga, Tsuyoshi ; et al.
    In: IEICE Transactions on Electronics, 2011, S. 448-457
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