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    Design and Preliminary Evaluation of High-Speed Line-of-Sight Calculation CMOS Image Sensor
    Yamamura, Satoshi ; Akita, Junichi
    In: Electronics and Communications in Japan, Jg. 101 (2018-03-12), S. 47-57
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    A voltage-controlled cmos phase-shift oscillator for short-range wireless communications
    Nakamura, Mitsuo ; Taniguchi, Kenji ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 86 (2003-08-18), S. 24-30
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    Design of coplanar waveguide matching circuit for RF-CMOS front-end
    Kawakami, Kouji ; Yoshida, Keiji ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 88 (2005), S. 19-26
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    Yagi-type hardware neuron model with CMOS IC
    Sekine, Yoshifumi ; Matsuoka, Jun ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 85 (2002-02-12), S. 23-29
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    Adiabatic dynamic CMOS logic circuit
    Takahashi, Kazukiyo ; Mizunuma, Mitsuru
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 83 (2000-05-01), S. 50-58
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    Comparative evaluation of Ti salicide and Co salicide processes for CMOS devices
    Sumi, Hirofumi ; Tajima, Kazuhiro ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 81 (1998-08-01), S. 26-31
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    Deep-submicron CMOS technologies for low-power and high-performance operation
    Nara, Yasuo ; Kurata, H. ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 79 (1996), S. 1-9
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    Optimization of silicide process for sub-0.1-μm CMOS devices
    Gotoh, Ken‐Ichi ; Yamazaki, T. ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 78 (1995-12-01), S. 75-81
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    A simple model for evaluating offset error characteristics in CMOS autozeroed chopper-type comparators
    Imaizumi, Eiki ; Matsuura, T. ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 78 (1995-04-01), S. 79-89
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    A 5-ns 32 K ×8/×9 bi-CMOS TTL SRAM with alternated bit line load architecture
    Kohno, Y. ; Sumi, Tadashi ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 77 (1994-02-01), S. 65-76
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    A 256-K Bi-CMOS ECL self-timed RAM using merged Bi-nMOS gates
    Suzuki, Kimio ; Shiomi, Toru ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 75 (1992), S. 77-87
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    Static-noise margin analysis for a scaled-down CMOS memory cell
    Mutoh, Shin'ichiro ; Douseki, Takakuni
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 75 (1992), S. 102-115
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    Delay-time evaluation of submicron BiCMOS, CMOS, and bipolar ecl gates
    Makoto, Suzuki ; Tachibana, Suguru ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 74 (1991), S. 78-89
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    The optimization of a DRAM CMOS row decoder circuit
    Miyamot, Hiroshi ; Yamagata, Tadato ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 73 (1990), S. 1-9
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    Design of CMOS multiple–valued logic circuits using only one voltage source
    Inoue, Takahiro ; Ueno, Fumio ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 73 (1990), S. 107-114
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    Low-voltage rail-to-rail CMOS operational amplifier design
    Suzuki, Tatsuya ; Myono, Takao ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 89 (2006), S. 1-7
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    A current-mode multivalued logic circuit based on by Bi-CMOS transistors
    Yamashita, Toshitsugu ; Taniguchi, Kazutaka ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 76 (1993), S. 105-116
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    Measurement of substrate noise in CMOS integrated circuits by using chopper‐type voltage comparators
    Makie-Fukuda, K. ; Tsukada, Toshiro ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 81 (1998-05-01), S. 59-66
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    Design of very low-distortion, four-quadrant analog multiplier-type CMOS-OTA considering variation of mobility according to the gate voltage
    Sekine, Keitaro ; Hyogo, Akira ; et al.
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 77 (1994-07-01), S. 65-76
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    Static analysis of a resistor-load-type D2 CMOS (dual depletion CMOS) associative memory cell by using the state diagram method
    Yoneyama, Masao ; Yoshida, Masahiro
    In: Electronics and Communications in Japan (Part II: Electronics), Jg. 69 (1986), S. 10-18
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