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    A CMOS Mixed-Mode Sample-and-Hold Circuit for Pipelined ADCs.
    De Micheli, Giovanni ; Mir, Salvador ; et al.
    In: VLSI-SoC: Research Trends in VLSI & Systems on Chip; (2008) S. 81-99
    Buch
    Wie komme ich dran?
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    Probabilistic Design: A Survey of Probabilistic CMOS Technology and Future Directions for Terascale IC Design.
    De Micheli, Giovanni ; Mir, Salvador ; et al.
    In: VLSI-SoC: Research Trends in VLSI & Systems on Chip; (2008) S. 101-118
    Buch
    Wie komme ich dran?
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    An Approach for Four Way Set Associative Multilevel CMOS Cache Memory.
    Carbonell, Jaime G. ; Siekmann, Jörg ; et al.
    In: Knowledge-Based Intelligent Information & Engineering Systems (9783540748175); (2007) S. 740-746
    Buch
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    Performance of CMOS and Floating-Gate Full-Adders Circuits at Subthreshold Power Supply.
    Hutchison, David ; Kanade, Takeo ; et al.
    In: Integrated Circuit & System Design. Power & Timing Modeling, Optimization & Simulation; (2007) S. 536-545
    Buch
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    Static Power Consumption in CMOS Gates Using Independent Bodies.
    Hutchison, David ; Kanade, Takeo ; et al.
    In: Integrated Circuit & System Design. Power & Timing Modeling, Optimization & Simulation; (2007) S. 404-412
    Buch
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    A Low-Power CMOS Analog Neuro-fuzzy Chip.
    Jiao, Licheng ; Wang, Lipo ; et al.
    In: Advances in Natural Computation (9783540459071); (2006) S. 847-850
    Buch
    Wie komme ich dran?
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    A Novel Methodology to Reduce Leakage Power in CMOS Complementary Circuits.
    Vounckx, Johan ; Azemard, Nadine ; et al.
    In: Integrated Circuit & System Design. Power & Timing Modeling, Optimization & Simulation (9783540390947); (2006) S. 614-623
    Buch
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    A CMOS Compatible Charge Recovery Logic Family for Low Supply Voltages.
    Vounckx, Johan ; Azemard, Nadine ; et al.
    In: Integrated Circuit & System Design. Power & Timing Modeling, Optimization & Simulation (9783540390947); (2006) S. 563-572
    Buch
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    Output Resistance Scaling Model for Deep-Submicron Cmos Buffers for Timing Performance Optimisation.
    Paliouras, Vassilis ; Vounckx, Johan ; et al.
    In: Integrated Circuit & System Design; (2005) S. 329-336
    Buch
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Improvement of ANNs Performance to Generate Fitting Surfaces for Analog CMOS Circuits.
    Hutchison, David ; Kanade, Takeo ; et al.
    In: Nature Inspired Problem-Solving Methods in Knowledge Engineering; (2007) S. 19-27
    Buch
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Subthreshold Leakage Modeling and Estimation of General CMOS Complex Gates.
    Hutchison, David ; Kanade, Takeo ; et al.
    In: Integrated Circuit & System Design. Power & Timing Modeling, Optimization & Simulation; (2007) S. 474-484
    Buch
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    Triple-Threshold Static Power Minimization in High-Level Synthesis of VLSI CMOS.
    Hutchison, David ; Kanade, Takeo ; et al.
    In: Integrated Circuit & System Design. Power & Timing Modeling, Optimization & Simulation; (2007) S. 453-462
    Buch
    Wie komme ich dran?
  13. Detailansicht für Treffer 13 öffnen
    Low Power and Low Jitter Wideband Clock Synthesizers in CMOS ASICs.
    Vounckx, Johan ; Azemard, Nadine ; et al.
    In: Integrated Circuit & System Design. Power & Timing Modeling, Optimization & Simulation (9783540390947); (2006) S. 458-467
    Buch
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    Synthesis of Hybrid CBL/CMOS Cell Using Multiobjective Evolutionary Algorithms.
    Paliouras, Vassilis ; Vounckx, Johan ; et al.
    In: Integrated Circuit & System Design; (2005) S. 629-637
    Buch
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    Logic-Level Fast Current Simulation for Digital CMOS Circuits.
    Paliouras, Vassilis ; Vounckx, Johan ; et al.
    In: Integrated Circuit & System Design; (2005) S. 425-435
    Buch
    Wie komme ich dran?
  16. Detailansicht für Treffer 16 öffnen
    Compact Static Power Model of Complex CMOS Gates.
    Paliouras, Vassilis ; Vounckx, Johan ; et al.
    In: Integrated Circuit & System Design; (2005) S. 348-354
    Buch
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  17. Detailansicht für Treffer 17 öffnen
    An Activity Monitor for Power/Performance Tuning of CMOS Digital Circuits.
    Paliouras, Vassilis ; Vounckx, Johan ; et al.
    In: Integrated Circuit & System Design; (2005) S. 187-196
    Buch
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  18. Detailansicht für Treffer 18 öffnen
    Design-In Reliability for 90-65nm CMOS Nodes Submitted to Hot-Carriers and NBTI Degradation.
    Hutchison, David ; Kanade, Takeo ; et al.
    In: Integrated Circuit & System Design. Power & Timing Modeling, Optimization & Simulation; (2007) S. 191-200
    Buch
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  19. Detailansicht für Treffer 19 öffnen
    High Performance CMOS Circuit by Using Charge Recycling Active Body-Bias Controlled SOI.
    Vounckx, Johan ; Azemard, Nadine ; et al.
    In: Integrated Circuit & System Design. Power & Timing Modeling, Optimization & Simulation (9783540390947); (2006) S. 393-402
    Buch
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  20. Detailansicht für Treffer 20 öffnen
    The Optimal Wire Order for Low Power CMOS.
    Paliouras, Vassilis ; Vounckx, Johan ; et al.
    In: Integrated Circuit & System Design; (2005) S. 674-683
    Buch
    Wie komme ich dran?
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