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    Design of a High-speed 8-bit Flash ADC using Double-Tail Comparator on 180nm CMOS Process
    Thai, Hong-Hai ; Pham, Cong-Kha ; et al.
    In: 2021 8th NAFOSTED Conference on Information and Computer Science (NICS), 2021-12-21, S. 329-334
    Konferenz
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    Low-Voltage Improved Accuracy CMOS VGA Circuit
    Popa, Cosmin Radu
    In: 2022 6th European Conference on Electrical Engineering & Computer Science (ELECS), 2022-12-01, S. 79-82
    Konferenz
    Wie komme ich dran?
  3. Detailansicht für Treffer 3 öffnen
    Modeling and Analysis of Total-Ionization-Dose Induced Spatial Equivalent Noise Charge of a 180-nm 4T CMOS Active Pixel Sensor
    Tang, Y. ; Wu, M. ; et al.
    In: 2019 3rd International Conference on Radiation Effects of Electronic Devices (ICREED), 2019-05-01, S. 1-4
    Konferenz
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    A 0.55V 10-Bit 100-MS/s SAR ADC With 3.6-fJ/Conversion-Step in 28nm CMOS for RF Receivers
    Chen, Chao ; Yang, Jun ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 70 (2023-06-01), S. 1811-1815
    Online unknown
    Zugriff:
    View record in OpenAIRE (Volltext)
    Volltext
    Wie komme ich dran?
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    CMOS imager design for fast centroid readout
    Thomas, C. ; Hornsey, R. ; et al.
    In: Canadian Conference on Electrical and Computer Engineering 2004 (IEEE Cat. No.04CH37513), Jg. 4 (2004), S. 2315-2318
    Konferenz
    Wie komme ich dran?
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    A 64-bit fast adder with 0.18 μm CMOS technology
    Jin, Zhanpeng ; Shen, Xubang ; et al.
    In: IEEE International Symposium on Communications and Information Technology, 2005. ISCIT, Jg. 2 (2005), S. 1207-1211
    Konferenz
    Wie komme ich dran?
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    A new CMOS pixel with lateral and vertical BJT structure
    Kook, Youn-Jae ; Chung, Doo-Yeon ; et al.
    In: Proceedings of IEEE Sensors, Jg. 1 (2002), S. 162-165
    Konferenz
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    Direct-mapped asynchronous finite-state machines in CMOS technology
    Sotiriou, C.R.
    In: Proceedings 14th Annual IEEE International ASIC/SOC Conference (IEEE Cat. No.01TH8558), 2001, S. 105-109
    Konferenz
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    Optimal assignment of high threshold voltage for synthesizing dual threshold CMOS circuits
    Tripathi, N. ; Bhosle, A. ; et al.
    In: VLSI Design 2001. Fourteenth International Conference on, 2001, S. 227-232
    Konferenz
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Tagged Repair Techniques for Defect Tolerance in Hybrid Nano/CMOS Architecture
    Srivastava, S. ; Melouki, A. ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 10 (2011-05-01), Heft 3, S. 424-432
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Optimal dual-V/sub T/ assignment for low-voltage energy-constrained CMOS circuits
    Samanta, D. ; Pal, A.
    In: Proceedings of ASP-DAC/VLSI Design 2002. 7th Asia and South Pacific Design Automation Conference and 15h International Conference on VLSI, 2002, S. 193-198
    Online Konferenz
    Zugriff:
    Full Text Finder (Volltext)
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  12. Detailansicht für Treffer 12 öffnen
    Temporal noise in CMOS passive pixels
    Fujimori, I.L. ; Sodini, C.G.
    In: Proceedings of IEEE Sensors, Jg. 1 (2002), S. 140-145
    Konferenz
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  13. Detailansicht für Treffer 13 öffnen
    VLSI implementation of a fully static CMOS 56-bit self-timed adder using overlapped execution circuits
    Perri, S. ; Corsonello, P. ; et al.
    In: ICECS 2001. 8th IEEE International Conference on Electronics, Circuits and Systems (Cat. No.01EX483), Jg. 2 (2001), S. 723-727
    Konferenz
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  14. Detailansicht für Treffer 14 öffnen
    Low-speed scan testing of charge-sharing faults for CMOS domino circuits
    Cheng, C.H. ; Jone, W.B. ; et al.
    In: Proceedings IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 2000, S. 329-337
    Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    Efficient techniques based on gate triggering for designing static CMOS ICs with very low glitch power dissipation
    Mahapatra, N.R. ; Garimella, S.V. ; et al.
    In: 2000 IEEE International Symposium on Circuits and Systems (ISCAS), Jg. 2 (2000), S. 537-540
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    Test power optimization techniques for CMOS circuits
    Luo, Zuying ; Li, Xiaowei ; et al.
    In: Proceedings of the 11th Asian Test Symposium, 2002. (ATS, 2002, S. 332-337
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    Synthesis of two-level dynamic CMOS circuits
    Pal, A. ; Mukherjee, A.
    In: Proceedings. IEEE Computer Society Workshop on VLSI '99. System Design: Towards System-on-a-Chip Paradigm, 1999, S. 82-92
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    CMOS Time-to-Digital Converters for Biomedical Imaging Applications
    Scott, Ryan P. ; M. Jamal Deen ; et al.
    In: IEEE Reviews in Biomedical Engineering, Jg. 16 (2023), S. 627-652
    Online unknown
    Zugriff:
    View record in OpenAIRE (Volltext)
    Volltext
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  19. Detailansicht für Treffer 19 öffnen
    On-Chip Electrochemical Analysis System Using Nanoelectrodes and Bioelectronic CMOS Chip
    Zhu, X. ; Ahn, C.H.
    In: IEEE Sensors Journal, Jg. 6 (2006-10-01), Heft 5, S. 1280-1286
    Online academicJournal
    Zugriff:
    Volltext
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  20. Detailansicht für Treffer 20 öffnen
    CMOS analog circuit stack generation with matching constraints
    Naiknaware, R. ; Fiez, T.
    In: 1998 IEEE/ACM International Conference on Computer-Aided Design. Digest of Technical Papers (IEEE Cat. No.98CB36287), 1998, S. 371-375
    Online Konferenz
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
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