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Output Resistance Scaling Model for Deep-Submicron Cmos Buffers for Timing Performance Optimisation.In: Integrated Circuit & System Design; (2005) S. 329-336BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 629-637BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 425-435BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 348-354BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 187-196BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 674-683BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 456-465BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 436-445BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 217-226BuchZugriff:
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In: Large-Scale Scientific Computing; (2006) S. 578-585BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 609-617BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 638-646BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 618-628BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 488-497BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 166-176BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 747-747BuchZugriff:
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In: Integrated Circuit & System Design; (2005) S. 748-748BuchZugriff: