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    Automated design methodology for CMOS analog circuit blocks in complex systems
    IONITA, Razvan ; VLADIMIRESCU, Andrei ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 487-493
    Konferenz
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    A technique to generate CMOS VLSI flip-flops based on differential latches
    JIMENEZ, Raul ; PARRA, Pilar ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 209-218
    Konferenz
    Wie komme ich dran?
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    Internal power dissipation modeling and minimization for submicronic CMOS design
    MAURINE, P ; REZZOUG, M ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 129-138
    Konferenz
    Wie komme ich dran?
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    Structure independent representation of output transition time for CMOS library
    MAURINE, P ; AZEMARD, N ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 247-257
    Konferenz
    Wie komme ich dran?
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    PA-ZSA (Power-Aware Zero-Slack Algorithm): A graph-based timing analysis for ultra-low power CMOS VLSI
    CHOI, Kyu-Won ; CHATTERJEE, Abhijit
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 178-187
    Konferenz
    Wie komme ich dran?
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    Second generation delay model for submicron CMOS process
    REZZOUG, M ; MAURINE, P ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 159-167
    Konferenz
    Wie komme ich dran?
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    Degradation Delay Model extension to CMOS gates
    JUAN-CHICO, Jorge ; BELLIDO, Manuel J ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 149-158
    Konferenz
    Wie komme ich dran?
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    A 4 megabit dynamic RAM in submicron CMOS technology with a FOBIC trench cell
    PRIBYL, W ; HARTER, J ; et al.
    In: Siemens Forschungs- und Entwicklungsberichte, Jg. 16 (1987), Heft 6, S. 253-260
    academicJournal
    Wie komme ich dran?
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    Negative bias temperature instability in strain-engineered p-MOSFETs: a simulation study
    TAPAS KUMAR, MAITI ; SATYA SOPAN, MAHATO ; et al.
    In: Journal of computational electronics (Print), Jg. 9 (2010), Heft 1, S. 1-7
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Exploiting metal layer characteristics for low-power routing
    WINDSCHIEGL, Armin ; ZUBER, Paul ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 55-64
    Konferenz
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Characterization of normal propagation delay for Delay Degradation Model (DDM)
    MILLAN, Alejandro ; JUAN, Jorge ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 477-486
    Konferenz
    Wie komme ich dran?
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    Design optimization with automated cell generation
    LANDRAULT, A ; AZEMARD, N ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 722-731
    Konferenz
    Wie komme ich dran?
  13. Detailansicht für Treffer 13 öffnen
    An adiabatic multiplier
    SAAS, C ; SCHLAFFER, A ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 276-284
    Konferenz
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    A formal language description and inference strategy for analog circuit design
    WAWRYN, K
    In: Circuits, systems, and signal processing, Jg. 15 (1996), Heft 6, S. 771-805
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    Two level compact simulation methodology for timing analysis of power-switched circuits
    HENZLER, Stephan ; GEORGAKOS, Georg ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 789-798
    Konferenz
    Wie komme ich dran?
  16. Detailansicht für Treffer 16 öffnen
    Power and timing driven physical design automation
    REIS, Ricardo
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 348-357
    Konferenz
    Wie komme ich dran?
  17. Detailansicht für Treffer 17 öffnen
    Transistor level synthesis dedicated to fast I.P. prototyping
    LANDRAULT, A ; PELLIER, L ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 156-166
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    Energy-efficient design of the Reorder Buffer
    PONOMAREV, Dmitry ; KUCUK, Gurhan ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 289-299
    Konferenz
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  19. Detailansicht für Treffer 19 öffnen
    Designing carry look-ahead adders with an adiabatic logic standard-cell library
    BLOTTI, Antonio ; CASTELLUCCI, Maurizio ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 118-127
    Konferenz
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  20. Detailansicht für Treffer 20 öffnen
    Modeling of power consumption of adiabatic gates versus fan in and comparison with conventional gates
    ALIOTO, M ; PALUMBO, G
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 265-275
    Konferenz
    Wie komme ich dran?
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