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    A defect-based compact modeling approach for the reliability of CMOS devices and integrated circuits
    ESQUEDA, Ivan S ; BARNABY, Hugh J
    In: Solid-state electronics, Jg. 91 (2014), S. 81-86
    academicJournal
    Wie komme ich dran?
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    MASTAR VA: A predictive and flexible compact model for digital performances evaluation of CMOS technology with conventional CAD tools
    LACORD, Joris ; GHIBAUDO, Gérard ; et al.
    In: Solid-state electronics, Jg. 91 (2014), S. 137-146
    academicJournal
    Wie komme ich dran?
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    A CMOS circuit for evaluating the NBTI over a wide frequency range
    FERNANDEZ-GARCIA, R ; KACZER, B ; et al.
    In: Microelectronics and reliability, Jg. 49 (2009), Heft 8, S. 885-891
    academicJournal
    Wie komme ich dran?
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    Modeling the sensitivity of CMOS circuits to radiation induced single event transients
    WIRTH, Gilson I ; VIEIRA, Michele G ; et al.
    In: Microelectronics and reliability, Jg. 48 (2008), Heft 1, S. 29-36
    academicJournal
    Wie komme ich dran?
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    Design automation to suppress cable discharge event (CDE) induced latchup in 90 nm CMOS ASICs
    BRENNAN, Ciaran J ; CHATTY, Kiran ; et al.
    In: Microelectronics and reliability, Jg. 47 (2007), Heft 7, S. 1069-1073
    Konferenz
    Wie komme ich dran?
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    Overview on ESD protection design for mixed-voltage I/O interfaces with high-voltage-tolerant power-rail ESD clamp circuits in low-voltage thin-oxide CMOS technology
    KER, Ming-Dou ; CHANG, Wei-Jen
    In: Microelectronics and reliability, Jg. 47 (2007), Heft 1, S. 27-35
    academicJournal
    Wie komme ich dran?
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    New layout design for submicron CMOS output transistors to improve driving capability and ESD robustness
    KER, M.-D ; CHEN, T.-Y ; et al.
    In: Microelectronics and reliability, Jg. 39 (1999), Heft 3, S. 415-424
    academicJournal
    Wie komme ich dran?
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    Variation-aware approaches with power improvement in digital circuits
    MIRZAEI, Mohammad ; MOSAFFA, Mahdi ; et al.
    In: Integration (Amsterdam), Jg. 48 (2015), S. 83-100
    academicJournal
    Wie komme ich dran?
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    Implementation of low power adder design and analysis based on power reduction technique
    JEONG, Taikyeong T
    In: Microelectronics journal, Jg. 39 (2008), Heft 12, S. 1880-1886
    academicJournal
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Architecture of a terabit free-space Intelligent Optical Backplane
    SZYMANSKI, T. H ; HINTON, H. S
    In: Journal of parallel and distributed computing (Print), Jg. 55 (1998), Heft 1, S. 1-31
    academicJournal
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Proposed low power, high speed adder-based 65-nm Square root circuit
    SENTHILPARI, C ; ZURAIDA IRINA, MOHAMAD ; et al.
    In: Microelectronics journal, Jg. 42 (2011), Heft 2, S. 445-451
    academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Modeling strategies of the input admittance of RC interconnects for VLSI CAD tools
    ALIOTO, Massimo
    In: Microelectronics journal, Jg. 42 (2011), Heft 1, S. 63-73
    academicJournal
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    An analytical approach to dynamic crosstalk in coupled interconnects
    BRAJESH KUMAR, KAUSHIK ; SARKAR, Sankar ; et al.
    In: Microelectronics journal, Jg. 41 (2010), Heft 2-3, S. 85-92
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Low power wide gates for modern power efficient processors
    ASYAEI, Mohammad ; PEIRAVI, Ali
    In: Integration (Amsterdam), Jg. 47 (2014), Heft 2, S. 272-283
    academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Plasma charging damage reduction in IC processing by a self-balancing interconnect
    WANG, Z ; ACKAERT, J ; et al.
    In: Reliability of electron devices, failure physics and analysis, Jg. 44 (2004), Heft 9-11, S. 1503-1507
    Konferenz
    Wie komme ich dran?
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    Low power dynamic logic circuit design using a pseudo dynamic buffer
    FANG, TANG ; BERMAK, Amine ; et al.
    In: Integration (Amsterdam), Jg. 45 (2012), Heft 4, S. 395-404
    academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    The effectiveness of a current flattening circuit as countermeasure against DPA attacks
    VAHEDI, Haleh ; GREGORI, Stefano ; et al.
    In: Microelectronics journal, Jg. 42 (2011), Heft 1, S. 180-187
    academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Current-mode full-duplex (CMFD) signaling for high-speed chip-to-chip interconnect
    VIJAYA SANKARA RAO, P ; MANDAL, Pradip
    In: Microelectronics journal, Jg. 42 (2011), Heft 7, S. 957-965
    academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    Optimization of the wire grid size for differential routing: Analysis and impact on the power-delay-area tradeoff
    ALIOTO, Massimo ; BADEL, Stéphane ; et al.
    In: Microelectronics journal, Jg. 41 (2010), Heft 10, S. 669-679
    academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    Investigation of impact of shallow trench isolation on SONOS type memory cells
    YUE, XU ; FENG, YAN ; et al.
    In: Solid-state electronics, Jg. 54 (2010), Heft 12, S. 1644-1649
    academicJournal
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