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    A cycle-accurate energy estimator for CMOS digital circuits
    SONG, Eunseok ; PARK, Young-Kil ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 159-168
    Konferenz
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    Logic-level fast current simulation for digital CMOS circuits
    RUIZ DE CLAVIJO, Paulino ; JUAN-CHICO, Jorge ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 425-435
    Konferenz
    Wie komme ich dran?
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    Operating region modelling and timing analysis of CMOS gates driving transmission lines
    CAPPUCCINO, Gregorio ; COCORULLO, Giuseppe
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 438-447
    Konferenz
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    Minimizing spurious switching activities in CMOS circuits
    WROBLEWSKI, Artur ; AUERNHAMMER, Florian ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 419-428
    Konferenz
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    Leakage in CMOS circuits: An introduction
    HELMS, D ; SCHMIDT, E ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 17-35
    Konferenz
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    Measurement of the switching activity of CMOS digital circuits at the gate level
    BAENA, C ; JUAN-CHICO, J ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 353-362
    Konferenz
    Wie komme ich dran?
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    PA-ZSA (Power-Aware Zero-Slack Algorithm): A graph-based timing analysis for ultra-low power CMOS VLSI
    CHOI, Kyu-Won ; CHATTERJEE, Abhijit
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 178-187
    Konferenz
    Wie komme ich dran?
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    Leakage power analysis and comparison of deep submicron logic gates
    MERRETT, Geoff ; AL-HASHIMI, Bashir M
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 198-207
    Konferenz
    Wie komme ich dran?
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    Sleepy stack reduction of leakage power
    JUN CHEOL, PARK ; MOONEY, Vincent J ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 148-158
    Konferenz
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Minimizing the power consumption of an asynchronous multiplier
    YIJUN, LIU ; FURBER, Steve
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 289-300
    Konferenz
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Exploiting metal layer characteristics for low-power routing
    WINDSCHIEGL, Armin ; ZUBER, Paul ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 55-64
    Konferenz
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    Masking at gate level in the presence of glitches
    FISCHER, Wieland ; GAMMEL, Berndt M
    In: Cryptographic hardware and embedded systems - CHES 2005 (Edinburgh, 29 August - 1 September 2005), 2005, S. 187-200
    Konferenz
    Wie komme ich dran?
  13. Detailansicht für Treffer 13 öffnen
    A dual low power and crosstalk immune encoding scheme for system-on-chip buses
    KHAN, Zahid ; ARSLAN, Tughrul ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 585-592
    Konferenz
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    Physical and technological limitations of NanoCMOS devices to the end of the roadmap and beyond
    DELEONIBUS, S
    In: EPJ. Applied physics (Print), Jg. 36 (2006), Heft 3, S. 197-214
    academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Power-clock gating in adiabatic logic circuits
    TEICHMANN, Philip ; FISCHER, Jurgen ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 638-646
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    Energy-aware system-on-chip for 5 GHz wireless LANs
    BISDOUNIS, Labros ; BLIONAS, Spyros ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 166-176
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    Two level compact simulation methodology for timing analysis of power-switched circuits
    HENZLER, Stephan ; GEORGAKOS, Georg ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 789-798
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    Table-based total power consumption estimation of memory arrays for architects
    DO, Minh Q ; LARSSON-EDEFORS, Per ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 869-878
    Konferenz
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  19. Detailansicht für Treffer 19 öffnen
    Strong authentication for RFID systems using the AES algorithm
    FELDHOFER, Martin ; DOMINIKUS, Sandra ; et al.
    In: CHES 2004 : cryptographic hardware and embedded systems (Cambridge MA, 11-13 August 2004), 2004, S. 357-370
    Konferenz
    Wie komme ich dran?
  20. Detailansicht für Treffer 20 öffnen
    Power estimation for Ripple-Carry adders with correlated input data
    JOHANSSON, Kenny ; GUSTAFSSON, Oscar ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2004, S. 662-674
    Konferenz
    Wie komme ich dran?
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