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    Variable Input Delay CMOS Logic for Low Power Design
    RAJA, Tezaswi ; AGRAWAL, Vishwani D ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 17 (2009), Heft 10, S. 1534-1545
    Online academicJournal
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    Design and Application of Power Optimized High-Speed CMOS Frequency Dividers
    HENZLER, Stephan ; KOEPPE, Siegmar
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 16 (2008), Heft 11, S. 1513-1520
    Online academicJournal
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    Volltext
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    Design of robust, energy-efficient full adders for deep-submicrometer design using hybrid-CMOS logic style
    GOEL, Sumeer ; KUMAR, Ashok ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 14 (2006), Heft 12, S. 1309-1321
    Online academicJournal
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    Volltext
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    PMOS-Only Sleep Switch Dual-Threshold Voltage Domino Logic in Sub-65-nm CMOS Technologies
    ZHIYU, LIU ; KURSUN, Volkan
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 15 (2007), Heft 12, S. 1311-1319
    Online academicJournal
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    LECTOR: A technique for leakage reduction in CMOS circuits
    HANCHATE, Narender ; RANGANATHAN, Nagarajan
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 12 (2004), Heft 2, S. 196-205
    Online academicJournal
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    Volltext
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    Level-shifter free design of low power dual supply voltage CMOS circuits using dual threshold voltages
    DIRIL, Abdulkadir Utku ; DHILLON, Yuvraj Singh ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 13 (2005), Heft 9, S. 1103-1107
    Online academicJournal
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    Design and analysis of an ultrawide-band distributed CMOS mixer
    SAFARIAN, Amin Q ; YAZDI, Ahmad ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 13 (2005), Heft 5, S. 618-629
    Online academicJournal
    Zugriff:
    Volltext
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    Skewed CMOS: Noise-tolerant high-performance low-power static circuit family
    SOLOMATNIKOV, Alexandre ; SOMASEKHAR, Dinesh ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 10 (2002), Heft 4, S. 469-476
    Online academicJournal
    Zugriff:
    Volltext
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    A 10-Gb/s CML I/O Circuit for Backplane Interconnection in 0.18-μm CMOS Technology
    KAO, Min-Sheng ; WU, Jen-Ming ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 17 (2009), Heft 5, S. 688-696
    Online academicJournal
    Zugriff:
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  10. Detailansicht für Treffer 10 öffnen
    Wire Topology Optimization for Low Power CMOS
    ZUBER, Paul ; BAHLOUSman ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 17 (2009), Heft 1, S. 1-11
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Performance analysis of low-power 1-bit CMOS full adder cells
    SHAMS, Ahmed M ; DARWISH, Tarek K ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 10 (2002), Heft 1, S. 20-29
    Online academicJournal
    Zugriff:
    Volltext
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  12. Detailansicht für Treffer 12 öffnen
    Delta-Sigma Modulation for Direct Digital Frequency Synthesis
    DAYU, YANG ; FOSTER DAI, Fa ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 17 (2009), Heft 6, S. 793-802
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Optimal positions of twists in global on-chip differential interconnects
    MENSINK, Eisse ; SCHINKEL, Daniel ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 15 (2007), Heft 4, S. 438-446
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Sleepy stack leakage reduction
    JUN CHEOL, PARK ; MOONEY, Vincent J
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 14 (2006), Heft 11, S. 1250-1263
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Techniques for leakage energy reduction in deep submicrometer cache memories
    FRUSTACI, Fabio ; CORSONELLO, Pasquale ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 14 (2006), Heft 11, S. 1238-1249
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    Variable tapered pareto buffer design and implementation allowing run-time configuration for low-power embedded SRAMs
    HUA, WANG ; MIRANDA, Miguel ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 13 (2005), Heft 10, S. 1127-1135
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Design of a low power wide-band high resolution programmable frequency divider
    YU, X. P ; DO, M. A ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 13 (2005), Heft 9, S. 1098-1102
    Online academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Sleep switch dual threshold voltage domino logic with reduced standby leakage current
    KURSUN, Volkan ; FRIEDMAN, Eby G
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 12 (2004), Heft 5, S. 485-496
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    Pulsed wave interconnect
    WANG, Pingshan ; PEI, Gen ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 12 (2004), Heft 5, S. 453-463
    Online academicJournal
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    Reduction of coupling effects by optimizing the 3-D configuration of the routing grid
    SAKAI, Atsushi ; YAMADA, Takashi ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 11 (2003), Heft 5, S. 951-954
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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