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    Achieving Low-VT Ni-FUSI CMOS by ultra-thin Dy2O3 capping of hafnium silicate dielectrics
    VELOSO, A ; YU, H. Y ; et al.
    In: IEEE electron device letters, Jg. 28 (2007), Heft 11, S. 980-983
    Online academicJournal
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    Exploiting CMOS Technology to Enhance the Performance of ISFET Sensors
    PRODROMAKIS, Themistoklis ; YAN, LIU ; et al.
    In: IEEE electron device letters, Jg. 31 (2010), Heft 9, S. 1053-1055
    Online academicJournal
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    Volltext
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    The application of an ultrathin ALD HfSiON cap layer on SiON dielectrics for Ni-FUSI CMOS technology targeting at low-power applications
    CHANG, S. Z ; YU, H. Y ; et al.
    In: IEEE electron device letters, Jg. 28 (2007), Heft 7, S. 634-636
    Online academicJournal
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    Volltext
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    Tensile-strained germanium CMOS integration on silicon
    ZANG, H ; LOH, W. Y ; et al.
    In: IEEE electron device letters, Jg. 28 (2007), Heft 12, S. 1117-1119
    Online academicJournal
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    Volltext
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    Novel approach to reduce source/drain series and contact resistance in high-performance UTSOI CMOS devices using selective electrodeless CoWP or CoB process
    PAN, James ; TOPOL, Anna ; et al.
    In: IEEE electron device letters, Jg. 28 (2007), Heft 8, S. 691-693
    Online academicJournal
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    Volltext
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    Investigation and localization of the SiGe source/drain (S/D) strain-induced defects in PMOSFET with 45-nm CMOS technology
    CHENG, C. Y ; FANG, Y. K ; et al.
    In: IEEE electron device letters, Jg. 28 (2007), Heft 5, S. 408-411
    Online academicJournal
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    Volltext
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    Influence of Extreme Thinning on 130-nm Standard CMOS Devices for 3-D Integration
    DE MUNCK, Koen ; CHIARELLA, Thomas ; et al.
    In: IEEE electron device letters, Jg. 29 (2008), Heft 4, S. 322-324
    Online academicJournal
    Zugriff:
    Volltext
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    High-linearity performance of 0.13-μm CMOS devices using field-plate technology
    WEI, Chien-Cheng ; CHIU, Hsien-Chin ; et al.
    In: IEEE electron device letters, Jg. 27 (2006), Heft 10, S. 843-845
    Online academicJournal
    Zugriff:
    Volltext
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    Comparison of MOCVD- and ALD-Deposited HfZrO4 Gate Dielectrics for 32-nm High-Performance Logic SOI CMOS Technologies
    KELWING, Torben ; NAUMANN, Andreas ; et al.
    In: IEEE electron device letters, Jg. 31 (2010), Heft 10, S. 1149-1151
    Online academicJournal
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    Schottky barrier diodes for millimeter wave detection in a foundry CMOS process
    SANKARAN, Swaminathan ; O, Kenneth K
    In: IEEE electron device letters, Jg. 26 (2005), Heft 7, S. 492-494
    Online academicJournal
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    Elimination of poly-Si gate depletion for sub-65-nm CMOS technologies by excimer laser annealing
    HIU YUNG, WONG ; TAKEUCHI, Hideki ; et al.
    In: IEEE electron device letters, Jg. 26 (2005), Heft 4, S. 234-236
    Online academicJournal
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    Volltext
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    Intermetal dielectric-induced N-field device failure in double-level-metal CMOS process
    KUO, H. H ; LIN, K. M ; et al.
    In: IEEE electron device letters, Jg. 13 (1992), Heft 8, S. 405-407
    Online academicJournal
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    A CMOS structure with high latchup holding voltage
    HU, G. J ; BRUCE, R. H
    In: IEEE electron device letters, Jg. 5 (1984), Heft 6, S. 211-214
    Online academicJournal
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    Temperature dependence of latch-up phenomena in scaled CMOS structures
    SANGIORGI, E ; JOHNSTON, R. L ; et al.
    In: IEEE electron device letters, Jg. 7 (1986), Heft 1, S. 28-31
    Online academicJournal
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    Volltext
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    CMOS device isolation using the selective-etch-and-refill-with-EPI (SEREPI) process
    KAMINS, T. I ; SHANG-YI, CHIANG
    In: IEEE electron device letters, Jg. 6 (1985), Heft 12, S. 617-619
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    A high-performance CMOS/SOS device with a gradually doped source-drain extension structure
    CHEN, M.-L ; LEUNG, B. C ; et al.
    In: IEEE electron device letters, Jg. 4 (1983), Heft 10, S. 372-374
    Online academicJournal
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    Vertical isolation in shallow n-well CMOS circuits
    LEWIS, A. G ; MARTIN, R. A ; et al.
    In: IEEE electron device letters, Jg. 8 (1987), Heft 3, S. 107-109
    Online academicJournal
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    Three-dimensional distribution of CMOS latch-up current
    SANGIORGI, E ; RICCO, B ; et al.
    In: IEEE electron device letters, Jg. 8 (1987), Heft 4, S. 154-156
    Online academicJournal
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    Numerical analysis of heavy ion particle-induced CMOS latch-up
    AOKI, T ; KASAI, R ; et al.
    In: IEEE electron device letters, Jg. 7 (1986), Heft 5, S. 273-275
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    An analytic model of holding voltage for latch-up in epitaxial CMOS
    SEITCHIK, J. A ; CHATTERJEE, A ; et al.
    In: IEEE electron device letters, Jg. 8 (1987), Heft 4, S. 157-159
    Online academicJournal
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    Volltext
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