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    A 2.5–5.0-GHz Clock Multiplier With 3.2–4.5-mUIrms Jitter and 0.98–1.06 mW/GHz in 65-nm CMOS
    Bandarupalli, J.D. ; Saxena, S.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 69 (2022-09-01), Heft 9, S. 3714-3718
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    An 8-GHz Octa-Phase Error Corrector With Coprime Phase Comparison Scheme in 40-nm CMOS
    Sull, J. ; Shin, S. ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 69 (2022-03-01), Heft 3, S. 874-878
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A 500-MS/s 8.4-ps Double-Edge Successive Approximation TDC in 65 nm CMOS
    Siddiqui, Rashed ; Yuan, Fei ; et al.
    In: 2019 IEEE 62nd International Midwest Symposium on Circuits and Systems (MWSCAS), 2019-08-01, S. 770-773
    Konferenz
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    A 3 MHz-to-1.8 GHz 94 μW-to-9.5 mW 0.0153-mm2 all-digital delay-locked loop in 65-nm CMOS
    Cheng, Chun-Yuan ; Wang, Jinn-Shyan ; et al.
    In: 2014 IEEE Asian Solid-State Circuits Conference (A-SSCC), 2014-11-01, S. 361-364
    Konferenz
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    A 10-Bit CMOS SAR ADC for Low-Power Sensor Applications
    Guo, An-Qiang ; Sun, Quan ; et al.
    In: 2018 14th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), 2018-10-01, S. 1-3
    Konferenz
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    1.5–3.3 GHz, 0.0077 mm2, 7 mW All-Digital Delay-Locked Loop With Dead-Zone Free Phase Detector in $0.13~\mu \text{m}$ CMOS
    Bayram, E. ; Aref, A.F. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 65 (2018), Heft 1, S. 39-50
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  7. Detailansicht für Treffer 7 öffnen
    Delay-Line Sharing Based: A New CMOS Digital PWM Circuit
    Hung, Yu-Cherng
    In: 2012 International Symposium on Computer, Consumer and Control, 2012-06-01, S. 305-308
    Konferenz
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    Built-in Self-Calibration Circuit for Monotonic Digitally Controlled Oscillator Design in 65-nm CMOS Technology
    Chung, C. C. ; Ko, C. Y. ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 58 (2011-03-01), Heft 3, S. 149-153
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    A 2.5–5.0-GHz Clock Multiplier With 3.2–4.5-mUI rms Jitter and 0.98–1.06 mW/GHz in 65-nm CMOS.
    Bandarupalli, Jaya Deepthi ; Saxena, Saurabh
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 69 (2022-09-01), Heft 9, S. 3714-3718
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    A 1.12–1.91 mW/GHz 2.46–4.92 GHz Cascaded Clock Multiplier in 65 nm CMOS.
    Gautam, R. ; Saxena, Saurabh
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-06-01), Heft 6, S. 1700-1711
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    A 10ps Jitter 2 Clock Cycle Lock Time Cmos Digital Clock Generator Based On An Interleaved Synchronous Mirror Delay Scheme
    Saeki, T. ; Nakamura, H. ; et al.
    In: Symposium 1997 on VLSI Circuits, 1997, S. 109-110
    Konferenz
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    A Spurious and Oscillator Pulling Free CMOS Quadrature LO-Generator for Cellular NB-IoT.
    Choi, Jaewon ; Kim, Nam-Seog
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-12-01), Heft 12, S. 2098-2109
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  13. Detailansicht für Treffer 13 öffnen
    A 0.8-3.5 GHz Shared TDC-Based Fast-Lock All-Digital DLL with a Built-in DCC
    Kim, Taeyeon ; Kim, Jongsun
    In: 2021 IEEE International Symposium on Circuits and Systems (ISCAS), 2021-05-01, S. 1-4
    Konferenz
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    Design of prominent Time-to-Digital Converter using single electron transistor operating at room temperature
    Trivedi, Rachesh ; Banik, Sanghamitra ; et al.
    In: 2020 IEEE International Students' Conference on Electrical,Electronics and Computer Science (SCEECS), 2020-02-01, S. 1-5
    Konferenz
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    Dieser Titel kann aus lizenzrechtlichen Gründen nur im Campusnetz oder nach Anmeldung angezeigt werden!
    serialPeriodical
  16. Detailansicht für Treffer 16 öffnen
    Low-Power and Area-Efficient Shift Register Using Pulsed Latches.
    Yang, Byung-Do
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 62 (2015-06-01), Heft 6, S. 1564-1571
    Online serialPeriodical
    Zugriff:
    Volltext
    Wie komme ich dran?
  17. Detailansicht für Treffer 17 öffnen
    1.5?3.3 GHz, 0.0077 mm2, 7 mW All-Digital Delay-Locked Loop With Dead-Zone Free Phase Detector in 0.13~\mu \textm CMOS.
    Bayram, Erkan ; Aref, Ahmed Farouk ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018), Heft 1, S. 39-50
    Online serialPeriodical
    Zugriff:
    Volltext
    Wie komme ich dran?
  18. Detailansicht für Treffer 18 öffnen
    Improved Metastability of True Single-Phase Clock D-Flipflops With Applications in Vernier Time-to-Digital Converters
    Parekh, P. ; Yuan, F. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 69 (2022-03-01), Heft 3, S. 1102-1114
    Online academicJournal
    Zugriff:
    Volltext
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  19. Detailansicht für Treffer 19 öffnen
    Low-Power All-Digital Multiphase DLL Design Using a Scalable Phase-to-Digital Converter
    Angeli, N. ; Hofmann, K.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 67 (2020-04-01), Heft 4, S. 1158-1168
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  20. Detailansicht für Treffer 20 öffnen
    A 8.9 mW, 0.6–2 GHz fast locking delay-locked loop using dual delay lines with phase blender
    Kim, Sanglok ; Oh, Seong ; et al.
    In: 2018 International Conference on Electronics, Information, and Communication (ICEIC), 2018, S. 1-3
    Konferenz
    Wie komme ich dran?
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