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    Cheap and easy systematic CMOS transistor mismatch characterization
    Serrano-Gotarredona, T. ; Linares-Barranco, B.
    In: 1998 IEEE International Symposium on Circuits and Systems (ISCAS), Jg. 2 (1998), S. 466-469
    Konferenz
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    A 'do-it-yourself' methodology for CMOS transistor mismatch characterization
    Serrano-Gotarredona, T. ; Linares-Barranco, B.
    In: Proceedings of 40th Midwest Symposium on Circuits and Systems. Dedicated to the Memory of Professor Mac Van Valkenburg, Jg. 2 (1997), S. 1120-1123
    Konferenz
    Wie komme ich dran?
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    Fully-depleted SOI CMOS devices with W/TiN gate
    Lian, Jun ; Hai, Chaohe
    In: Proceedings. 7th International Conference on Solid-State and Integrated Circuits Technology,, Jg. 1 (2004), S. 273-276
    Konferenz
    Wie komme ich dran?
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    2-D integrated magnetic field sensor in CMOS technology
    Ristic, L. ; Doan, M.T. ; et al.
    In: Proceedings of the 32nd Midwest Symposium on Circuits and Systems, 1989, S. 701-704
    Konferenz
    Wie komme ich dran?
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    Process and characteristic of vertical multi-gate MOSFETs with graded channel doping
    Yuan, Fang ; Li Wei Hua ; et al.
    In: Proceedings. 7th International Conference on Solid-State and Integrated Circuits Technology,, Jg. 1 (2004), S. 130-133
    Konferenz
    Wie komme ich dran?
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    Investigation of single and double gate SOI MOSFETs in Accumulation Mode for enhanced performances and reduced technological drawbacks
    Rauly, E. ; Iniguez, B. ; et al.
    In: 30th European Solid-State Device Research Conference, 2000, S. 540-543
    Konferenz
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    Test structure for investigating activated doping concentrations in polycrystalline silicon
    Moran, S. ; Hurley, P.K. ; et al.
    In: Proceedings of International Conference on Microelectronic Test Structures, 1996, S. 217-220
    Konferenz
    Wie komme ich dran?
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    Diffusion-less junctions and super halo profiles for PMOS transistors formed by SPER and FUSI gate in 45 nm physical gate length devices
    Severi, S. ; Anil, K.G. ; et al.
    In: IEDM Technical Digest. IEEE International Electron Devices Meeting,, 2004, S. 99-102
    Konferenz
    Wie komme ich dran?
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    Influence of gate width on 50 nm gate length Si/sub 0.7/Ge/sub 0.3/ channel PMOSFETs
    von Haartman, M. ; Lindgren, A. C. ; et al.
    In: ESSDERC '03. 33rd Conference on European Solid-State Device Research,, 2003, S. 529-532
    Konferenz
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Cost Effective Implementation of a 90 V RESURF P-type Drain Extended MOS in a 0.35 um Based Smart Power Technology
    Bakeroot, B. ; Vermandel, M. ; et al.
    In: 32nd European Solid-State Device Research Conference, 2002, S. 291-294
    Konferenz
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    Physical analysis of the high-temperature subthreshold slope in SOI MOSFETs
    Rudenko, T. ; Kilchytska, V. ; et al.
    In: 2000 IEEE International SOI Conference. Proceedings (Cat. No.00CH37125), 2000, S. 34-35
    Konferenz
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    Application of a Linear Scaling Factor for Modeling I-V-Characteristics of Submicron MOSFETs with Channel Lengths down to 0.4 μm
    Wildau, H. J. ; Scheidemantel, F. ; et al.
    In: ESSDERC '91: 21st European Solid State Device Research Conference, 1991-09-01, S. 225
    Konferenz
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