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    STFL-DDR: Improving the Energy-Efficiency of Memory Interface.
    Behnam, Payman ; Bojnordi, Mahdi Nazm
    In: IEEE Transactions on Computers, Jg. 69 (2020-12-01), Heft 12, S. 1823-1834
    Online academicJournal
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    Volltext
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    Timing Effects of DDR Memory Systems in Hard Real-Time Multicore Architectures: Issues and Solutions.
    PAOLIERI, MARCO ; QUIÑONES, EDUARDO ; et al.
    In: ACM Transactions on Embedded Computing Systems, 2013-01-02, S. 64-89
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    XDRA: Exploration and Optimization of Last Level Cache for Energy Reduction in DDR DRAMs.
    Su Myat Min ; Javaid, Haris ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2013-06-01, S. 1-10
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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    Divulge of Root Cause Failure in Individual Cells of 2× nm Technology DDR4 DRAM at Operating Temperature.
    Shahzadi, Nosheen ; Park, Myungsang ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 69 (2022-05-01), Heft 5, S. 2338-2345
    Online academicJournal
    Zugriff:
    Volltext
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    DDR FCRAM Boosts Performance In DDR SDRAM Designs.
    Alim, Wasim ; Sanii, Behzad ; et al.
    In: Electronic Design, Jg. 50 (2002-09-02), Heft 18, S. 55-58
    Online serialPeriodical
    Zugriff:
    Volltext (PDF)
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    Power-Management ICs Are Ideal For DDR-SDRAM Memories.
    Rossetti, Reno
    In: Electronic Design, Jg. 53 (2005-08-18), Heft 18, S. 67-70
    Online serialPeriodical
    Zugriff:
    Volltext (PDF)
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    DDR FIFOs Deliver The Goods For Advanced Networking.
    Speed, Stewart ; Schoetti, Stefan
    In: Electronic Design, Jg. 50 (2002-08-05), Heft 16, S. 55-58
    Online serialPeriodical
    Zugriff:
    Volltext (PDF)
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    Heavy-Ion SEE Test Concept and Results for DDR-II Memories.
    Harboe-Sørensen, Reno ; Guerre, F. X. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 54 (2007-12-01), Heft 6, S. 2125-2130
    Online academicJournal
    Zugriff:
    Volltext
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    A 66-333-MHz 12-mW Register-Controlled DLL With a Single Delay Line and Adaptive-Duty-Cycle Clock Dividers for Production DDR SDRAMs.
    Jeon, Young-Jin ; Lee, Joong-Ho ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 39 (2004-11-01), Heft 11, S. 2087-2092
    Online academicJournal
    Zugriff:
    Volltext
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    A 390-mm2, 16-bank, 1-Gb DDR SDRAM with hybrid bitline architecture.
    Kirihata, Toshiaki ; Mueller, Gerhard ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 34 (1999-11-01), Heft 11, S. 1580-1588
    Online academicJournal
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    A 65 nm 1 Gb 2b/cell NOR Flash With 2.25 MB/s Program Throughput and 400 MB/s DDR Interface.
    Villa, Conrado ; Vimercati, Daniele ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 43 (2008), Heft 1, S. 132-140
    Online academicJournal
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    New SEU Modeling Method for Calibrating Target System to Multiple Radiation Particles.
    Caron, P. ; Inguimbert, C. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 67 (2020-02-01), Heft 2, S. 44-49
    Online academicJournal
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    A 667-Mb/s Operating Digital DLL Architecture for 512-Mb DDR SDRAM.
    Hamamoto, Takeshi ; Furutani, Kiyohiro ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 39 (2004), Heft 1, S. 194-206
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    A 0.18-μm 256-Mb DDR-SDRAM with low-cost post-mold tuning method for DLL replica.
    Kuge, Shigehiro ; Kato, Tetsuo ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 35 (2000-11-01), Heft 11, S. 1680-1689
    Online academicJournal
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    Eye-Diagram Analysis Speeds DDR SDRAM Validation.
    Chong, Min Jie
    In: Electronic Design, Jg. 56 (2008-04-24), Heft 17, S. 47-49
    Online serialPeriodical
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    Volltext (PDF)
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  16. Detailansicht für Treffer 16 öffnen
    30-Gb/s 1.11-pJ/bit Single-Ended PAM-3 Transceiver for High-Speed Memory Links.
    Park, Hyunsu ; Song, Junyoung ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-02-01), Heft 2, S. 581-590
    Online academicJournal
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    DDR Memories Place Tough Demands On Voltage Regulators.
    Koohian, Mehrzad
    In: Electronic Design, Jg. 51 (2003-04-28), Heft 9, S. 53-53
    Online serialPeriodical
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    Powering DDR memory and SSTL.
    Miller, Peter James
    In: EDN, Jg. 56 (2011-11-03), Heft 21, S. 37-39
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    Power Supply Cuts Switching Noise In DDR Memory Systems.
    Lepkowski, Jim
    In: Electronic Design, Jg. 50 (2002-11-11), Heft 24, S. 87-88
    Online serialPeriodical
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    Retention-Aware DRAM Assembly and Repair for Future FGR Memories.
    Wang, Ying ; Han, Yin-He ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 36 (2017-05-01), Heft 5, S. 705-718
    Online academicJournal
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