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    CMOS Circuits Based on a Stacked Structure Using Silicone-Resin as Dielectric Layers
    Pu, Fanghua ; Kudo, Kazuhiro ; et al.
    In: IEICE Transactions on Electronics, 2011, S. 136-140
    Online unknown
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    An On-Chip PVT Compensation Technique with Current Monitoring Circuit for Low-Voltage CMOS Digital LSIs
    Amemiya, Yoshihito ; Asai, Tetsuya ; et al.
    In: IEICE Transactions on Electronics, 2010, S. 835-841
    Online unknown
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    High-Resistance Resistor Consisting of a Subthreshold CMOS Differential Pair
    Amemiya, Yoshihito ; Asai, Tetsuya ; et al.
    In: IEICE Transactions on Electronics, 2010, S. 741-746
    Online unknown
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    Low-Dynamic-Power and Low-Leakage-Power Techniques for CMOS Square-Root Circuit
    Enomoto, Tadayoshi ; Kobayashi, Nobuaki
    In: IEICE Transactions on Electronics, 2009, S. 409-416
    Online unknown
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    A Large 'Read' and 'Write' Margins, Low Leakage Power, Six-Transistor 90-nm CMOS SRAM
    Kobayashi, Nobuaki ; Enomoto, Tadayoshi
    In: IEICE Transactions on Electronics, 2011, S. 530-538
    Online unknown
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    A 1-Mbps 1.6-.MU.A Active-RFID CMOS LSI for the 300-MHz Frequency Band with an All-Digital RF Transmitting Scheme
    Harada, Mitsuru ; Ugajin, Mamoru ; et al.
    In: IEICE Transactions on Electronics, 2011, S. 1084-1090
    Online unknown
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    Design of High-Performance CMOS Level Converters Considering PVT Variations
    Chang, Yu-Juey ; Wang, Jinn-Shyan ; et al.
    In: IEICE Transactions on Electronics, 2011, S. 913-916
    Online unknown
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    CMOS Cascode Source-Drain Follower for Monolithically Integrated Biosensor Array
    Nakazato, Kazuo ; Ohura, Mitsuo ; et al.
    In: IEICE Transactions on Electronics, 2008-09-01, S. 1505-1515
    Online unknown
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  9. Detailansicht für Treffer 9 öffnen
    Analytical Model of Static Noise Margin in CMOS SRAM for Variation Consideration
    Nii, Koji ; Onodera, Hidetoshi ; et al.
    In: IEICE Transactions on Electronics, 2008-09-01, S. 1488-1500
    Online unknown
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  10. Detailansicht für Treffer 10 öffnen
    CMOS Imaging Devices for New Markets of Vision Systems
    Kawahito, Shoji
    In: IEICE Transactions on Electronics, 2007-10-01, S. 1858-1868
    Online unknown
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  11. Detailansicht für Treffer 11 öffnen
    Design Challenges of Analog-to-Digital Converters in Nanoscale CMOS
    Matsuzawa, Akira
    In: IEICE Transactions on Electronics, 2007-04-01, S. 779-785
    Online unknown
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  12. Detailansicht für Treffer 12 öffnen
    RF Passive Components Using Metal Line on Si CMOS
    Ito, Hiroyuki ; Okada, Kenichi ; et al.
    In: IEICE Transactions on Electronics, 2006-06-01, S. 681-691
    Online unknown
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    A 1 V Phase Locked Loop with Leakage Compensation in 0.13 m CMOS Technology
    Liu, Shen-Iuan ; Chuang, Chi-Nan
    In: IEICE Transactions on Electronics, 2006-03-01, S. 295-299
    Online unknown
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    A V-Band Common-Source Low Noise Amplifier in a 0.13.MU.m RF CMOS Technology and the Effect of Dummy Fills
    Yoon, Yeocho ; Jeon, Sanggeun ; et al.
    In: IEICE Transactions on Electronics, 2011, S. 807-813
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  15. Detailansicht für Treffer 15 öffnen
    A PVT Tolerant STM-16 Clock-and-Data Recovery LSI Using an On-Chip Loop-Gain Variation Compensation Architecture in 0.20- m CMOS/SOI
    Nogawa, Masafumi ; Ohtomo, Yusuke ; et al.
    In: IEICE Transactions on Electronics, 2008-04-01, S. 655-661
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  16. Detailansicht für Treffer 16 öffnen
    CMOS Radio Design for Complete Single Chip GPS SoC
    Katakura, Masayuki ; Suzuki, Norihito ; et al.
    In: IEICE Transactions on Electronics, 2005-04-01, S. 496-501
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    Challenges in Designing CMOS Wireless Systems-on-a-Chip
    Su, David K. ; Zargari, Masoud
    In: IEICE Transactions on Electronics, 2007-06-01, S. 1142-1148
    Online unknown
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  18. Detailansicht für Treffer 18 öffnen
    A PND (PMOS-NMOS-Depletion MOS) Type Single Poly Gate Non-Volatile Memory Cell Design with a Differential Cell Architecture in a Pure CMOS Logic Process for a System LSI
    Kikukawa, Hirohito ; Shirahama, Masanori ; et al.
    In: IEICE Transactions on Electronics, 2007-05-01, S. 1129-1137
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  19. Detailansicht für Treffer 19 öffnen
    Chip-Level Performance Maximization Using ASIS (Application-Specific Interconnect Structure) Wiring Design Concept for 45 nm CMOS Generation
    Oda, Noriaki ; Ohnishi, Sadayuki ; et al.
    In: IEICE Transactions on Electronics, 2007-04-01, S. 848-855
    Online unknown
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  20. Detailansicht für Treffer 20 öffnen
    A 130-nm CMOS 95-mm2 1-Gb Multilevel AG-AND-Type Flash Memory with 10-MB/s Programming Throughput
    Yoshitake, Takayuki ; Kanamitsu, Michitaro ; et al.
    In: IEICE Transactions on Electronics, 2006-10-01, S. 1469-1479
    Online unknown
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    Wie komme ich dran?
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