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    Power Performance Analysis of Digital Standard Cells for 28 nm Bulk CMOS at Cryogenic Temperature Using BSIM Models
    Chakraborty, Wriddhi ; Cao, Yu ; et al.
    In: IEEE Journal on Exploratory Solid-State Computational Devices and Circuits, Jg. 7 (2021-12-01), S. 193-200
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    Graphene Photo Memtransistor Based on CMOS Flash Memory Technology with Neuromorphic Applications
    Levy, Uriel ; Frydendahl, Christian ; et al.
    In: ACS Photonics, Jg. 8 (2021-07-14), S. 2659-2665
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    BTI-Aware Timing Reliability Improvement of Pulsed Flip-Flops in Nano-Scale CMOS Technology
    Raji, Mohsen ; Jafari, Atousa ; et al.
    In: IEEE Transactions on Device and Materials Reliability, Jg. 21 (2021-09-01), S. 379-388
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    Study on CDM ESD Robustness Among On-Chip Decoupling Capacitors in CMOS Integrated Circuits
    Huang, Yi-Chun ; Ker, Ming-Dou
    In: IEEE Journal of the Electron Devices Society, Jg. 9 (2021), S. 881-890
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    Integrated Digital and Analog Circuit Blocks in a Scalable Silicon Carbide CMOS Technology
    Romijn, Joost ; May, Alexander ; et al.
    2022
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    Modeling of the degradation of CMOS inverters under pulsed stress conditions from ‘on-the-fly’ measurements
    Nafria, M. ; Rodriguez, Rosana ; et al.
    2021
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    Performance Assessment of CMOS circuits using III-V on Insulator MOS Transistors
    Pandit, Soumya ; Subir Kumar Maity
    In: Silicon, Jg. 13 (2020-07-13), S. 1939-1949
    Online unknown
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  8. Detailansicht für Treffer 8 öffnen
    $\pi$ -SCR Device for Broadband ESD Protection in Low-Voltage CMOS Technology
    Lai, Yu-Hsuan ; Lin, Chun-Yu
    In: IEEE Transactions on Electron Devices, Jg. 66 (2019-09-01), S. 4107-4110
    Online unknown
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    Modeling the Characteristics of SOI CMOS Nanotransistors with an Asymmetric Surrounding Gate
    Masal’skii, N. V.
    In: Russian Microelectronics, Jg. 49 (2020-09-01), S. 324-331
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  10. Detailansicht für Treffer 10 öffnen
    Design and Power Dissipation Consideration of PFAL CMOS v/s Conventional CMOS based 2:1 Multiplexer and Full Adder
    Binay Kumar Pandey ; Palta, Pankaj ; et al.
    2021
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  11. Detailansicht für Treffer 11 öffnen
    Design for High Reliability of CMOS IC With Tolerance on Total Ionizing Dose Effect
    Lee, Minwoong ; Lee, Nam-Ho ; et al.
    In: IEEE Transactions on Device and Materials Reliability, Jg. 20 (2020-06-01), S. 459-467
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  12. Detailansicht für Treffer 12 öffnen
    Methods of Improving the Accuracy of Simulating Delays and Peak Currents of Combinational CMOS-Circuits at the Logical Design Level
    Ivanova, G. A. ; Ryzhova, D. I.
    In: Russian Microelectronics, Jg. 48 (2019-12-01), S. 477-484
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    Carbon Nanotube-Based CMOS SRAM: 1 kbit 6T SRAM Arrays and 10T SRAM Cells
    Shulaker, Max M. ; Lau, Christian ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 66 (2019-12-01), S. 5375-5380
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  14. Detailansicht für Treffer 14 öffnen
    Simulation of CMOS APS Operation and Crosstalk in SPICE With Generalized Devices
    Sallese, Jean-Michel ; Rossi, Chiara
    In: IEEE Journal of the Electron Devices Society, Jg. 8 (2020), S. 376-384
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    Investigating the Electrothermal Characteristics of Partially Depleted Submicron SOI CMOS Transistors in an Extended Temperature Range
    Masal’skii, N. V. ; Novoselov, A. S. ; et al.
    In: Russian Microelectronics, Jg. 49 (2020), S. 30-36
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  16. Detailansicht für Treffer 16 öffnen
    ESD Protection Design for Open-Drain Power Amplifier in CMOS Technology
    Lin, Chun-Yu ; Li, Guan-Yi
    In: IEEE Transactions on Device and Materials Reliability, Jg. 19 (2019-12-01), S. 782-790
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  17. Detailansicht für Treffer 17 öffnen
    60 pW 20 μm size CMOS implementation of an actual soma membrane
    Huderek, Damian ; Szczęsny, Szymon
    In: Journal of Computational Electronics, Jg. 19 (2019-12-11), S. 242-252
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  18. Detailansicht für Treffer 18 öffnen
    Extracting a Logic Gate Network from a Transistor-Level CMOS Circuit
    Cheremisinov, Dmitry I. ; Cheremisinova, Liudmila D.
    In: Russian Microelectronics, Jg. 48 (2019-05-01), S. 187-196
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    Ternary input signal to binary bit output conversion CMOS integrated circuit design using neuron MOSFETs
    Srivastava, Ashok
    In: Microsystem Technologies, Jg. 28 (2019-04-26), S. 101-108
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    Optimization Design on Active Guard Ring to Improve Latch-Up Immunity of CMOS Integrated Circuits
    Ker, Ming-Dou ; Chen, Chun-Cheng
    In: IEEE Transactions on Electron Devices, Jg. 66 (2019-04-01), S. 1648-1655
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