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    Contrast of latch-up induced by pulsed gamma rays in CMOS circuits after neutron irradiation and TID accumulation
    Yang, Shanchao ; Chen, Wei ; et al.
    In: Microelectronics Reliability, Jg. 98 (2019-07-01), S. 42-48
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    Determination of DC equivalent hot carrier stress times in scaled CMOS devices using novel AC stress methodology
    Kerber, Andreas ; Nigam, T.
    In: Microelectronics Reliability, Jg. 93 (2019-02-01), S. 98-101
    Online unknown
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    Angular dependency on heavy-ion-induced single-event multiple transients (SEMT) in 65 nm twin-well and triple-well CMOS technology
    Chen, Jianjun ; Fang, Liang ; et al.
    In: Microelectronics Reliability, Jg. 91 (2018-12-01), S. 278-282
    Online unknown
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    Bias temperature instability in scaled CMOS technologies: A circuit perspective
    Kerber, Andreas ; Nigam, T.
    In: Microelectronics Reliability, Jg. 81 (2018-02-01), S. 31-40
    Online unknown
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    Investigation on NBTI-induced dynamic variability in nanoscale CMOS devices: Modeling, experimental evidence, and impact on circuits
    Wang, Yangyuan ; Ren, Pengpeng ; et al.
    In: Microelectronics Reliability, Jg. 81 (2018-02-01), S. 101-111
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    Single Event Effects in 0.18 μm Pinned Photodiode CMOS Image Sensors: SEU and SEFI
    Feng, Jie ; Zhou, Dong ; et al.
    In: Microelectronics Reliability, Jg. 117 (2021-02-01), S. 114038-114038
    Online unknown
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    Diagnosis of a soft short and local variations of parameters occurring simultaneously in analog CMOS circuits
    Tadeusiewicz, Michał ; Hałgas, Stanisław
    In: Microelectronics Reliability, Jg. 72 (2017-05-01), S. 90-97
    Online unknown
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    Reliability analysis of hybrid spin transfer torque magnetic tunnel junction/CMOS majority voters
    Slimani, Mariem ; Lirida Alves de Barros Naviner ; et al.
    In: Microelectronics Reliability, Jg. 64 (2016-09-01), S. 48-53
    Online unknown
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    Single event transient sensitivity analysis of different 32 nm CMOS majority voters designs
    Butzen, Paulo F. ; Oliveira, I.F.V. ; et al.
    In: Microelectronics Reliability, 2019-09-01, S. 113369-113369
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    Low cost and highly reliable radiation hardened latch design in 65nm CMOS technology
    Qi, Chunhua ; Guo, Jing ; et al.
    In: Microelectronics Reliability, Jg. 55 (2015-05-01), S. 863-872
    Online unknown
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    Reliability assessment of CMOS differential cross-coupled LC oscillators and a novel on chip self-healing approach against aging phenomena
    I. Faik Baskaya ; Afacan, Engin ; et al.
    In: Microelectronics Reliability, Jg. 54 (2014-02-01), S. 397-403
    Online unknown
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  12. Detailansicht für Treffer 12 öffnen
    PVT variations aware low leakage INDEP approach for nanoscale CMOS circuits
    Raj, Balwinder ; Vijay Kumar Sharma ; et al.
    In: Microelectronics Reliability, Jg. 54 (2014), S. 90-99
    Online unknown
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    Design and simulation of hybrid CMOS–SET circuits
    N. Basanta Singh ; Jamuna Kanta Sing ; et al.
    In: Microelectronics Reliability, Jg. 53 (2013-04-01), S. 592-599
    Online unknown
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    Low cost and highly reliable hardened latch design for nanoscale CMOS technology
    Choi, Ken ; Nan, Haiqing
    In: Microelectronics Reliability, Jg. 52 (2012-06-01), S. 1209-1214
    Online unknown
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    Impact of single-defects on the variability of CMOS inverter circuits
    Enichlmair, Hubert ; Waltl, Michael ; et al.
    In: Microelectronics Reliability, Jg. 126 (2021-11-01), S. 114275-114275
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  16. Detailansicht für Treffer 16 öffnen
    Process variation aware dual-Vth assignment technique for low power nanoscale CMOS design
    Chandorkar, Saurabh A. ; Chandorkar, A.N. ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-12-01), S. 2357-2365
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    Challenges and opportunity in performance, variability and reliability in sub-45nm CMOS technologies
    Boeuf, Frederic ; Arnaud, Franck ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-09-01), S. 1508-1514
    Online unknown
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  18. Detailansicht für Treffer 18 öffnen
    Leakage current, active power, and delay analysis of dynamic dual Vt CMOS circuits under P–V–T fluctuations
    Wang, Jinhui ; Wu, Wuchen ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-09-01), S. 1498-1502
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    Investigation on CDM ESD events at core circuits in a 65-nm CMOS process
    Tang Long Chang ; Lin, Chun-Yu ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-11-01), S. 2627-2631
    Online unknown
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    Design of CMOS logic gates with enhanced robustness against aging degradation
    V. Dal Bem ; Ribas, Renato P. ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-09-01), S. 1822-1826
    Online unknown
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