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    A 68-GHz Loss Compensated Distributed Amplifier Using Frequency Interleaved Technique in 65-nm CMOS Technology
    Wu, Yue-Ming ; Chu, Ta-Shun ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022), S. 29-39
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    A 32-Gb/s Dual-Mode Transceiver With One-Tap FIR and Two-Tap IIR RX Only Equalization in 65-nm CMOS Technology
    Song, Junyoung ; Kim, Chulwoo ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-08-01), S. 1567-1574
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    A 6-Bit 1.5-GS/s SAR ADC With Smart Speculative Two-Tap Embedded DFE in 130-nm CMOS for Wireline Receiver Applications
    Mahmoudi, Azad ; Torkzadeh, Pooya ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-05-01), S. 871-882
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    Very Fast, High-Performance 5-2 and 7-2 Compressors in CMOS Process for Rapid Parallel Accumulations
    Azizian, Sarkis ; Fathi, Amir ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-06-01), S. 1403-1412
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    A 6-Gb/s Wireline Receiver With Intrapair Skew Compensation and Three-Tap Decision-Feedback Equalizer in 28-nm CMOS
    Yoo, Changsik ; Kim, Hyochang
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-05-01), S. 1107-1117
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    A 43.6-dB SNDR 1-GS/s 3.2-mW SAR ADC With Background-Calibrated Fine and Coarse Comparators in 28-nm CMOS
    Gui, Ping ; Sun, Kexu ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-09-01), S. 1998-2007
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    A CMOS Majority Logic Gate and its Application to One-Step ML Decodable Codes
    Guo, Jing ; Liu, Shanshan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-11-01), S. 2620-2628
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    A 10-Gb/s 20-ps Delay-Range Digitally Controlled Differential Delay Element in 45-nm SOI CMOS
    Ellinger, Frank ; Mohammad Mahdi Khafaji ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-05-01), S. 1233-1237
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    A 16-bit 2.0-ps Resolution Two-Step TDC in 0.18- <tex-math notation='LaTeX'>$\mu$ </tex-math> m CMOS Utilizing Pulse-Shrinking Fine Stage With Built-In Coarse Gain Calibration
    Asada, Kunihiro ; Nakura, Toru ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019), S. 11-19
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    A 0.9-V 12-bit 100-MS/s 14.6-fJ/Conversion-Step SAR ADC in 40-nm CMOS
    Li, Jing ; Liu, Yang ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-10-01), S. 1980-1988
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    Input Offset Estimation of CMOS Integrated Circuits in Weak Inversion
    Moradi, Farshad ; Hashemipour, Omid ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-09-01), S. 1812-1816
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    An Electrical Model for Nanometer CMOS Device Stress Effect in Design and Simulation of Analog Reference Circuits
    Wang, Dong ; Pak Kwong Chan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-05-01), S. 958-968
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    An Interference-Robust Reconfigurable Receiver With Automatic Frequency-Calibrated LNA in 65-nm CMOS
    Chi, Baoyong ; Hao, Jiachen ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-11-01), S. 3113-3124
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    A Continuous-Time MASH 1-1-1 Delta–Sigma Modulator With FIR DAC and Encoder-Embedded Loop-Unrolling Quantizer in 40-nm CMOS
    Edward, Alexander ; Zhou, Dadian ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-04-01), S. 756-767
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    Zero-Power Feed-Forward Spur Cancelation for Supply-Regulated CMOS Ring PLLs
    Heo, Deukhyoun ; Partha Pratim Pande ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-04-01), S. 653-662
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    A 16-mW 1-GS/s With 49.6-dB SNDR TI-SAR ADC for Software-Defined Radio in 65-nm CMOS
    Tang, Kai ; Zhu, Yan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-03-01), S. 572-583
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    A Process-Independent and Highly Linear DCO for Crowded Heterogeneous IoT Devices in 65-nm CMOS
    Mohammad Bagher Ghaznavi-Ghoushchi ; Gorji, J.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-12-01), S. 3369-3379
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    A 20-nW 0.25-V Inverter-Based Asynchronous Delta–Sigma Modulator in 130-nm Digital CMOS Process
    Ferreira, Luis H. C. ; Giseli Valentim Rocha ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-12-01), S. 3455-3463
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    An 11-bit 100-MS/s Subranged-SAR ADC in 65-nm CMOS
    Yen, Chia-Wei ; Chung, Yung-Hui
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-12-01), S. 3434-3443
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    Fully Integrated 10-GHz Active Circulator and Quasi-Circulator Using Bridged-T Networks in Standard CMOS
    Lee, Chih-Hsuan ; Wu, Yan-Bin ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-10-01), S. 3184-3192
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