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    Ring oscillators for CMOS process tuning and variability control
    BHUSHAN, Manjul ; GATTIKER, Anne ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 19 (2006), Heft 1, S. 10-18
    Online Konferenz
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    A test structure for contact and via failure analysis in deep-submicrometer CMOS technologies
    CABRINI, Alessandro ; CANTARELLI, Daniele ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 19 (2006), Heft 1, S. 57-66
    Online Konferenz
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    Volltext
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    Timing Optimization and Noise Tolerance for Dynamic CMOS Susceptible to Process Variations
    YELAMARTHI, Kumar ; HENRY CHEN, Chien-In
    In: IEEE transactions on semiconductor manufacturing, Jg. 25 (2012), Heft 2, S. 255-265
    Online academicJournal
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    Volltext
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    A Comparative Study of Metamodels for Fast and Accurate Simulation of Nano-CMOS Circuits
    GARITSELOV, Oleg ; MOHANTY, Saraju P ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 25 (2012), Heft 1, S. 26-36
    Online academicJournal
    Zugriff:
    Volltext
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    Low-K/Cu CMOS-based SoC technology with 115-GHz fT, 100-GHz fmax, low noise 80-nm RF CMOS, high-Q MiM capacitor, and spiral cu inductor
    GUO, Jyh-Chyum
    In: IEEE transactions on semiconductor manufacturing, Jg. 19 (2006), Heft 3, S. 331-338
    Online academicJournal
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    Volltext
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    Forecast of CMOS Imagers Yield Learning by the Gompertz Model
    ORGANTINI, Paolo ; RUSSO, Felice
    In: IEEE transactions on semiconductor manufacturing, Jg. 26 (2013), Heft 3, S. 393-399
    Online academicJournal
    Zugriff:
    Volltext
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    Feedforward Run-to-Run Control for Reduced Parametric Transistor Variation in CMOS Logic 0.13 μm Technology
    JEDIDI, Nader ; SALLAGOITY, Pascal ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 24 (2011), Heft 2, S. 273-279
    Online academicJournal
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    Volltext
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    Mechanical―Electrical Measurements and Relevant Test Structures for Sensing Interconnect Stress Effects in CMOS Technology : The 2011 International Conference on Microelectronic Test Structures
    BLAYAC, Sylvain ; RIVERO, Christian ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 25 (2012), Heft 4, S. 564-570
    Online academicJournal
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    Volltext
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    Characterization of STI Edge Effects on CMOS Variability
    WILS, Nicole ; TUINHOUT, Hans P ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 22 (2009), Heft 1, S. 59-65
    Online academicJournal
    Zugriff:
    Volltext
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    A Temperature Sensor With an Inaccuracy of -1/+0.8 °C Using 90-nm 1-V CMOS for Online Thermal Monitoring of VLSI Circuits : International Conference on Microelectronic Test Structures
    SASAKI, Masahiro ; IKEDA, Makoto ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 21 (2008), Heft 2, S. 201-208
    Online academicJournal
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    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    Methodology on extracting compact layout rules for latchup prevention in deep-submicron bulk CMOS technology
    KER, Ming-Dou ; LO, Wen-Yu
    In: IEEE transactions on semiconductor manufacturing, Jg. 16 (2003), Heft 2, S. 319-334
    Online academicJournal
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    Volltext
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    Test Structures for the Characterization of MEMS and CMOS Integration Technology : International Conference on Microelectronic Test Structures
    HUAMAO, LIN ; WALTON, Anthony J ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 21 (2008), Heft 2, S. 140-147
    Online academicJournal
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    Enhancement of CMOS performance by process-induced stress : Materials-related manufacturing issues in the nanochip era
    YUHAO, LUO ; NAYAK, Deepak K
    In: IEEE transactions on semiconductor manufacturing, Jg. 18 (2005), Heft 1, S. 63-68
    Online academicJournal
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    Impact of gate induced drain leakage on overall leakage of submicrometer CMOS VLSI circuits
    SEMENOV, Oleg ; PRADZYNSKI, Andrzej ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 15 (2002), Heft 1, S. 9-18
    Online academicJournal
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    Volltext
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  15. Detailansicht für Treffer 15 öffnen
    Effect of UV/VUV enhanced RTP on process variation and device performance of metal gate/high-κ gate stacks for the Sub-90-nm CMOS regime : Materials-related manufacturing issues in the nanochip era
    DAMJANOVIC, Daniel ; HARISH KUMAR, BOLLA ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 18 (2005), Heft 1, S. 55-62
    Online academicJournal
    Zugriff:
    Volltext
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  16. Detailansicht für Treffer 16 öffnen
    ESD implantations for on-chip ESD protection with layout consideration in 0.18-μm salicided CMOS technology
    KER, Ming-Dou ; CHUANG, Che-Hao ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 18 (2005), Heft 2, S. 328-337
    Online academicJournal
    Zugriff:
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  17. Detailansicht für Treffer 17 öffnen
    Effect of CMOS technology scaling on thermal management during burn-in
    SEMENOV, Oleg ; VASSIGHI, Arman ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 16 (2003), Heft 4, S. 686-695
    Online academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Precise characterization of long-distance mismatch of CMOS devices
    SCHAPER, Ulrich ; LINNENBANK, Carsten G ; et al.
    In: 2000 ICMTS, Jg. 14 (2001), Heft 4, S. 311-317
    Online Konferenz
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    Yield learning and process optimization on 65-nm CMOS technology accelerated by the use of short flow test die
    DEBORD, Jeffrey R. D ; SRIDHAR, Nagarajan
    In: IEEE transactions on semiconductor manufacturing, Jg. 20 (2007), Heft 3, S. 201-207
    Online Konferenz
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    Watermark-induced High-density via failures in submicron CMOS fabrication (May 2006)
    CHEW, Alex ; HING HO, AU ; et al.
    In: IEEE transactions on semiconductor manufacturing, Jg. 20 (2007), Heft 3, S. 195-200
    Online Konferenz
    Zugriff:
    Volltext
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