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    Exposure-Programmable CMOS Pixel With Selective Charge Storage and Code Memory for Computational Imaging.
    Luo, Yi ; Ho, Derek ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-05-01), Heft 5, S. 1555-1566
    Online serialPeriodical
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    A 1.2V-to-0.4V 3.2GHz-to-14.3MHz Power-Efficient 3-Port Register File in 65-nm CMOS.
    Sarfraz, Khawar ; Chan, Mansun
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 64 (2017-02-01), Heft 2, S. 360-372
    Online serialPeriodical
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    A 40-Gb/s PAM-4 Transmitter Using a 0.16-pJ/bit SST-CML-Hybrid (SCH) Output Driver and a Hybrid-Path 3-Tap FFE Scheme in 28-nm CMOS.
    Fan, Chao ; Yu, Wei-Han ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 66 (2019-12-01), Heft 12, S. 4850-4861
    Online serialPeriodical
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    Non-Volatile Approximate Arithmetic Circuits Using Scalable Hybrid Spin-CMOS Majority Gates.
    Jiang, Honglan ; Angizi, Shaahin ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021-03-01), Heft 3, S. 1217-1230
    Online serialPeriodical
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    A 0.14-to-0.29-pJ/bit 14-GBaud/s Trimodal (NRZ/PAM-4/PAM-8) Half-Rate Bang-Bang Clock and Data Recovery (BBCDR) Circuit in 28-nm CMOS.
    Zhao, Xiaoteng ; Chen, Yong ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021), Heft 1, S. 89-102
    Online serialPeriodical
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    A Near-Threshold Voltage Oriented Digital Cell Library for High-Energy Efficiency and Optimized Performance in 65nm CMOS Process.
    Jun, Jaehun ; Song, Jaegeun ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-05-01), Heft 5, S. 1567-1580
    Online serialPeriodical
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    Deep Neural Network (DNN) Optimized Design of 2.45 GHz CMOS Rectifier With 73.6% Peak Efficiency for RF Energy Harvesting.
    Lau, Wendy Wee Yee ; Ho, Heng Wah ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-12-01), Heft 12, S. 4322-4333
    Online serialPeriodical
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    A 17 Gbps 156 fJ/bit Two-Channel Optical Receiver With Optical-Input Split and Delay in 65 nm CMOS.
    Taherzadeh-Sani, Mohammad ; Radi, Bahaa ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-07-01), Heft 7, S. 2288-2296
    Online serialPeriodical
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    A 0.18-\mum CMOS 10-Gb/s Dual-Mode 10-PAM Serial Link Transceiver.
    Song, Bongsub ; Kim, Kyunghoon ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 60 (2013-02-01), Heft 2, S. 457-468
    Online serialPeriodical
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  10. Detailansicht für Treffer 10 öffnen
    Tapered-Vth Approach for Energy-Efficient CMOS Buffers.
    Frustaci, Fabio ; Alioto, Massimo ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 58 (2011-11-01), Heft 11, S. 2698-2707
    Online serialPeriodical
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    Design Trade-offs in Ultra-Low-Power Digital Nanoscale CMOS.
    Tajalli, Armin ; Leblebici, Yusuf
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 58 (2011-09-01), Heft 9, S. 2189-2200
    Online serialPeriodical
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  12. Detailansicht für Treffer 12 öffnen
    In-Hardware Training Chip Based on CMOS Invertible Logic for Machine Learning.
    Onizawa, Naoya ; Smithson, Sean C. ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-05-01), Heft 5, S. 1541-1550
    Online serialPeriodical
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    A 2.12-V $V_{pp}~11.67$ -pJ/pulse Fully Integrated UWB Pulse Generator in 65-nm CMOS Technology.
    Gao, Shengkai ; Moez, Kambiz
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-03-01), Heft 3, S. 1058-1068
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    A 2.4-GHz Low-Flicker-Noise CMOS Sub-Harmonic Receiver.
    Syu, Jin-Siang ; Meng, Chinchun ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 60 (2013-02-01), Heft 2, S. 437-447
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    Analog CMOS Implementation of a CNN-Based Locomotion Controller With Floating- Gate Devices.
    Nakada, Kazuki ; Asai, Tetsuya ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 52 (2005-06-01), Heft 6, S. 1095-1103
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    High-Performance Four-Stage CMOS OTA Suitable for Large Capacitive Loads.
    Grasso, Alfio Dario ; Palumbo, Gaetano ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 62 (2015-10-01), Heft 10, S. 2476-2484
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    A 20 Gb/s Clock and Data Recovery With a Ping-Pong Delay Line for Unlimited Phase Shifting in 65 nm CMOS Process.
    Kwak, Young-Ho ; Kim, Yongtae ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 60 (2013-02-01), Heft 2, S. 303-313
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    A Dual-Band 2.45/6 GHz CMOS LNA Utilizing a Dual-Resonant Transformer-Based Matching Network.
    Neihart, Nathan M. ; Brown, Jeremy ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 59 (2012-08-01), Heft 8, S. 1743-1751
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    Energy-Efficient Low-Complexity CMOS Pulse Generator for Multiband UWB Impulse Radio.
    Phan, Anh Tuan ; Lee, Jeongseon ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 55 (2008-12-01), Heft 11, S. 3552-3563
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  20. Detailansicht für Treffer 20 öffnen
    Design-Oriented Energy Models for Wide Voltage Scaling Down to the Minimum Energy Point.
    Jain, Saurabh ; Lin, Longyang ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 64 (2017-12-01), Heft 12, S. 3115-3125
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