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    Heavy Ion Characterization of Temporal-, Dual- and Triple Redundant Flip-Flops Across a Wide Supply Voltage Range in a 65 nm Bulk CMOS Process.
    Hasanbegovic, Amir ; Aunet, Snorre
    In: IEEE Transactions on Nuclear Science, Jg. 63 (2016-12-01), Heft 6, S. 2962-2970
    Online academicJournal
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    Single-Event Upset Characterization Across Temperature and Supply Voltage for a 20-nm Bulk Planar CMOS Technology.
    Kauppila, J. S. ; Kay, W. H. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 62 (2015-12-01), Heft 6a, S. 2613-2619
    Online academicJournal
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    Volltext
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    Single-Event Performance of Sense-Amplifier Based Flip-Flop Design in a 16-nm Bulk FinFET CMOS Process.
    Jiang, H. ; Zhang, H. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 64 (2017), Heft 1, part 1, S. 477-482
    Online academicJournal
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    Volltext
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    SEU and SET of 65 Bulk CMOS Flip-flops and Their Implications for RHBD.
    Zhao, Yuanfu ; Wang, Liang ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 62 (2015-12-01), Heft 6a, S. 2666-2672
    Online academicJournal
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    Circuit-Level Layout-Aware Single-Event Sensitive-Area Analysis of 40-nm Bulk CMOS Flip-Flops Using Compact Modeling.
    Kauppila, Jeffrey S. ; Haeffner, Timothy D. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 58 (2011-12-01), Heft 6, S. 2680-2686
    Online academicJournal
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    Single-Event Upsets and Distributions in Radiation-Hardened CMOS Flip-Flop Logic Chains.
    Dodd, Paul E. ; Shaneyfelt, Marty R. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 58 (2011-12-01), Heft 6, S. 2695-2701
    Online academicJournal
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    New D-Flip-Flop Design in 65 nm CMOS for Improved SEU and Low Power Overhead at System Level.
    Glorieux, Maximilien ; Clerc, Sylvain ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 60 (2013-12-01), Heft 6, S. 4381-4386
    Online academicJournal
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    Impact of Process Variations and Charge Sharing on the Single-Event-Upset Response of Flip-Flops.
    Kauppila, A. V. ; Bhuva, B. L. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 58 (2011-12-01), Heft 6, S. 2658-2663
    Online academicJournal
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    Effect of Negative Bias Temperature Instability on the Single Event Upset Response of 40 nm Flip-Flops.
    Kauppila, Amy V. ; Bhuva, Bharat L. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 59 (2012-12-01), Heft 6, S. 2651-2657
    Online academicJournal
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    A 65 nm Temporally Hardened Flip-Flop Circuit.
    Li, Y. Q. ; Wang, H. B. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 63 (2016-12-01), Heft 6, S. 2934-2940
    Online academicJournal
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    An Area Efficient Stacked Latch Design Tolerant to SEU in 28 nm FDSOI Technology.
    Wang, H. B. ; Chen, L. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 63 (2016-12-01), Heft 6, S. 3003-3009
    Online academicJournal
    Zugriff:
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