Zum Hauptinhalt springen
UB Hagen

Suchergebnisse

UB Katalog

Artikel & mehr
43 Treffer

Suchmaske

Suchtipp für den Bereich Artikel & mehr: Wörter werden automatisch mit UND verknüpft. Eine ODER-Verknüpfung erreicht man mit dem Zeichen "|", eine NICHT-Verknüpfung mit einem "-" (Minus) vor einem Wort. Anführungszeichen ermöglichen eine Phrasensuche.
Beispiele: (burg | schloss) -mittelalter, "berufliche bildung"

Das folgende Suchfeld wird hier nicht unterstützt: "Signatur / Strichcode".

Suchergebnisse einschränken oder erweitern

Aktive Suchfilter

Erscheinungszeitraum

Mehr Treffer

Weniger Treffer

Gefunden in

Art der Quelle

Schlagwort

Verlag

Sprache

43 Treffer

Sortierung: 
  1. Detailansicht für Treffer 1 öffnen
    A Low-Jitter Ring-DCO-Based Fractional-N Digital PLL With a 1/8 DTC-Range-Reduction Technique Using a Quadruple-Timing-Margin Phase Selector.
    Park, Hangi ; Hwang, Chanwoong ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-12-01), Heft 12, S. 3527-3537
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  2. Detailansicht für Treffer 2 öffnen
    A Single-Pin Antenna Interface RF Front End Using a Single-MOS DCO-PA and a Push–Pull LNA.
    Xu, Kai ; Yin, Jun ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-08-01), Heft 8, S. 2055-2068
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  3. Detailansicht für Treffer 3 öffnen
    A 320-fs RMS Jitter and – 75-dBc Reference-Spur Ring-DCO-Based Digital PLL Using an Optimal-Threshold TDC.
    Seong, Taeho ; Lee, Yongsun ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-09-01), Heft 9, S. 2501-2512
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    An 82–107.6-GHz Integer- $N$ ADPLL Employing a DCO With Split Transformer and Dual-Path Switched-Capacitor Ladder and a Clock-Skew-Sampling Delta–Sigma TDC.
    Huang, Zhiqiang ; Luong, Howard C.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-02-01), Heft 2, S. 358-367
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    A TDC-Free Mostly-Digital FDC-PLL Frequency Synthesizer With a 2.8–3.5 GHz DCO.
    Venerus, Christian ; Galton, Ian
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-02-01), Heft 2, S. 450-463
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    A 24 GHz Self-Calibrated All-Digital FMCW Synthesizer With 0.01% RMS Frequency Error Under 3.2 GHz Chirp Bandwidth and 320 MHz/µs Chirp Slope.
    Shen, Zhengkun ; Jiang, Haoyun ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-07-01), Heft 7, S. 2167-2180
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  7. Detailansicht für Treffer 7 öffnen
    Reference Oversampling PLL Achieving −256-dB FoM and −78-dBc Reference Spur.
    Seol, Ji-Hwan ; Choo, Kyojin ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-10-01), Heft 10, S. 2993-3007
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    A Fractional-N Digital LC -PLL Using Coupled Frequency Doubler With Frequency-Tracking Loop for Wireline Applications.
    Shin, Dongseok ; Kim, Hyung Seok ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-06-01), Heft 6, S. 1736-1748
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    A 200-μW Interface for High-Resolution Eddy-Current Displacement Sensors.
    Pimenta, Matheus ; Gurleyuk, Cagri ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-04-01), Heft 4, S. 1036-1045
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    A 6.5–12.5-Gb/s Half-Rate Single-Loop All-Digital Referenceless CDR in 28-nm CMOS.
    Yu, Changzhi ; Sa, Euije ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-10-01), Heft 10, S. 2831-2841
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    A Low-Jitter Injection-Locked Multi-Frequency Generator Using Digitally Controlled Oscillators and Time-Interleaved Calibration.
    Yoon, Heein ; Park, Suneui ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-06-01), Heft 6, S. 1564-1574
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    A Low-Noise Fractional- ${N}$ Digital Frequency Synthesizer With Implicit Frequency Tripling for mm-Wave Applications.
    Zong, Zhirui ; Chen, Peng ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-03-01), Heft 3, S. 755-767
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  13. Detailansicht für Treffer 13 öffnen
    A 50–66-GHz Phase-Domain Digital Frequency Synthesizer With Low Phase Noise and Low Fractional Spurs.
    Hussein, Ahmed I. ; Vasadi, Sriharsha ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 52 (2017-12-01), Heft 12, S. 3329-3347
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    A 32-kHz-Reference 2.4-GHz Fractional- N Oversampling PLL With 200-kHz Loop Bandwidth.
    Qiu, Junjun ; Sun, Zheng ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-12-01), Heft 12, S. 3741-3755
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    A Power-Efficient Fractional-N DPLL With Phase Error Quantized in Fully Differential-Voltage Domain.
    Wu, Lianbo ; Burger, Thomas ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-04-01), Heft 4, S. 1254-1264
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  16. Detailansicht für Treffer 16 öffnen
    Errata for “A TDC-Free Mostly-Digital FDC-PLL Frequency Synthesizer With a 2.8–3.5 GHz DCO”.
    Venerus, Christian ; Galton, Ian
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-09-01), Heft 9, S. 2224-2224
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  17. Detailansicht für Treffer 17 öffnen
    A 6.75–8.25-GHz −250-dB FoM Rapid ON/OFF Fractional-N Injection-Locked Clock Multiplier.
    Elkholy, Ahmed ; Elmallah, Ahmed ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-06-01), Heft 6, S. 1818-1829
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  18. Detailansicht für Treffer 18 öffnen
    A 2.0–5.5 GHz Wide Bandwidth Ring-Based Digital Fractional-N PLL With Extended Range Multi-Modulus Divider.
    Elkholy, Ahmed ; Saxena, Saurabh ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 51 (2016-08-01), Heft 8, S. 1771-1784
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  19. Detailansicht für Treffer 19 öffnen
    Dieser Titel kann aus lizenzrechtlichen Gründen nur im Campusnetz oder nach Anmeldung angezeigt werden!
    academicJournal
  20. Detailansicht für Treffer 20 öffnen
    A 3.7 mW Low-Noise Wide-Bandwidth 4.5 GHz Digital Fractional-N PLL Using Time Amplifier-Based TDC.
    Elkholy, Ahmed ; Anand, Tejasvi ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-04-01), Heft 4, S. 867-881
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
xs 0 - 576
sm 576 - 768
md 768 - 992
lg 992 - 1200
xl 1200 - 1366
xxl 1366 -