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    Intrinsic ESD robustness on new high voltage N/PMOS devices in 28 nm FDSOI UTBB CMOS technology through TLP/VFTLP characterizations
    Jacquier, Blaise ; Haendler, Sebastien ; et al.
    In: Microelectronics Reliability, Jg. 126 (2021-11-01), S. 114370-114370
    Online unknown
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    Study of the operation and SET robustness of a CMOS pulse stretching circuit
    Kraemer, Rolf ; Andjelkovic, Marko ; et al.
    In: Microelectronics Reliability, Jg. 82 (2018-03-01), S. 100-112
    Online unknown
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    Bias temperature instability in scaled CMOS technologies: A circuit perspective
    Kerber, Andreas ; Nigam, T.
    In: Microelectronics Reliability, Jg. 81 (2018-02-01), S. 31-40
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  4. Detailansicht für Treffer 4 öffnen
    CMOS micro-heater design for direct integration of carbon nanotubes
    Aasmundtveit, Knut E. ; Roy, Avisek ; et al.
    In: Microelectronics Reliability, Jg. 79 (2017-12-01), S. 517-525
    Online unknown
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    Layout-based mitigation of single-event transient for monolithic 3D CMOS integrated circuits
    Yang, Can ; Wang, Guoqing ; et al.
    In: Microelectronics Reliability, Jg. 126 (2021-11-01), S. 114210-114210
    Online unknown
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    Simulation, characterization and implementation of a new SCR-based device with a turn-off capability for EOS-immune ESD power supply clamps in advanced CMOS technology nodes
    Guitard, Nicolas ; Galy, Philippe ; et al.
    In: Microelectronics Reliability, Jg. 85 (2018-06-01), S. 176-189
    Online unknown
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    Nonlinear error analysis and calibration model for cyclic ADCs in large array CMOS image sensors
    Xu, Jiangtao ; Gao, Zhiyuan ; et al.
    In: Microelectronics Reliability, Jg. 117 (2021-02-01), S. 114036-114036
    Online unknown
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    Aging comparative analysis of high-performance FinFET and CMOS flip-flops
    Rahebeh Niaraki Asli ; Taghipour, Shiva
    In: Microelectronics Reliability, Jg. 69 (2017-02-01), S. 52-59
    Online unknown
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    The impact of BTI aging on the reliability of level shifters in nano-scale CMOS technology
    Rossi, Daniele ; Halak, Basel ; et al.
    In: Microelectronics Reliability, Jg. 67 (2016-12-01), S. 74-81
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  10. Detailansicht für Treffer 10 öffnen
    Device to circuit reliability correlations for metal gate/high-k transistors in scaled CMOS technologies
    Kerber, Andreas
    In: Microelectronics Reliability, Jg. 64 (2016-09-01), S. 145-151
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    Research on the effect of single-event transient of an on-chip linear voltage regulator fabricated on 130 nm commercial CMOS technology
    Liang, Bin ; Yang, GuoQing ; et al.
    In: Microelectronics Reliability, Jg. 73 (2017-06-01), S. 116-121
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  12. Detailansicht für Treffer 12 öffnen
    Heat dissipation assessment of through silicon via (TSV)-based 3D IC packaging for CMOS image sensing
    Chen, Wen-Hwa ; Cheng, Hsien-Chie ; et al.
    In: Microelectronics Reliability, Jg. 59 (2016-04-01), S. 84-94
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    Reliability assessment of CMOS differential cross-coupled LC oscillators and a novel on chip self-healing approach against aging phenomena
    I. Faik Baskaya ; Afacan, Engin ; et al.
    In: Microelectronics Reliability, Jg. 54 (2014-02-01), S. 397-403
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  14. Detailansicht für Treffer 14 öffnen
    PVT variations aware low leakage INDEP approach for nanoscale CMOS circuits
    Raj, Balwinder ; Vijay Kumar Sharma ; et al.
    In: Microelectronics Reliability, Jg. 54 (2014), S. 90-99
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    Compact failure modeling for devices subject to electrostatic discharge stresses – A review pertinent to CMOS reliability simulation
    Zhou, Yuanzhong ; Hajjar, Jean-Jacques ; et al.
    In: Microelectronics Reliability, Jg. 55 (2015), S. 15-23
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  16. Detailansicht für Treffer 16 öffnen
    Design and simulation of hybrid CMOS–SET circuits
    N. Basanta Singh ; Jamuna Kanta Sing ; et al.
    In: Microelectronics Reliability, Jg. 53 (2013-04-01), S. 592-599
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  17. Detailansicht für Treffer 17 öffnen
    Design to suppress return-back leakage current of charge pump circuit in low-voltage CMOS process
    Hui Wen Tsai ; Yi Hsin Weng ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-05-01), S. 871-878
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  18. Detailansicht für Treffer 18 öffnen
    The impact of process-induced mechanical stress on CMOS buffer design using multi-fingered devices
    Alam, Naushad ; Dasgupta, Sudeb ; et al.
    In: Microelectronics Reliability, Jg. 53 (2013-03-01), S. 379-385
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  19. Detailansicht für Treffer 19 öffnen
    Novel radiation hardened latch design considering process, voltage and temperature variations for nanoscale CMOS technology
    Choi, Ken ; Nan, Haiqing
    In: Microelectronics Reliability, Jg. 51 (2011-12-01), S. 2086-2092
    Online unknown
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  20. Detailansicht für Treffer 20 öffnen
    Process variation aware dual-Vth assignment technique for low power nanoscale CMOS design
    Chandorkar, Saurabh A. ; Chandorkar, A.N. ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-12-01), S. 2357-2365
    Online unknown
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