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    Efficient Performance Modeling for Automated CMOS Analog Circuit Synthesis
    Zhang, Lihong ; Zhao, Zhenxin
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-11-01), S. 1824-1837
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    Nanowire Array-based MOSFET for Future CMOS Technology to Attain the Ultimate Scaling Limit
    Bhol, Krutideepa ; Nanda, Umakanta
    In: Silicon, Jg. 14 (2021-01-07), S. 1169-1177
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    A New Circuit-Level Technique for Leakage and Short-Circuit Power Reduction of Static Logic Gates in 22-nm CMOS Technology
    Seyed Javad Azhari ; Amini-Valashani, Majid ; et al.
    In: Circuits, Systems, and Signal Processing, Jg. 40 (2021-01-05), S. 3536-3560
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    Tutorial: Design of High-Speed Nano-Scale CMOS Mixed-Voltage Digital I/O Buffer With High Reliability to PVTL Variations
    Wang, Chua-Chin
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 68 (2021-02-01), S. 562-567
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    Gated Clock and Revised Keeper (GCRK) Domino Logic Design in 16 nm CMOS Technology
    Mehra, Anu ; Singhal, Smita
    In: IETE Journal of Research, Jg. 69 (2021-01-28), S. 1686-1693
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    A New CMOS OP-AMP Design with an Improved Adaptive Biasing Circuitry
    Ameziane, Hatim ; Qjidaa, Hassan ; et al.
    In: WSEAS TRANSACTIONS ON CIRCUITS AND SYSTEMS, Jg. 19 (2021-01-04), S. 250-256
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    Configurable Logic Blocks and Memory Blocks for Beyond-CMOS FPGA-Based Embedded Systems
    Gopalakrishnan, Lakshminarayanan ; Naganathan, Nagi ; et al.
    In: IEEE Embedded Systems Letters, Jg. 12 (2020-12-01), S. 113-116
    Online unknown
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    Enhanced Linearity in FD-SOI CMOS Body-Input Analog Circuits – Application to Voltage-Controlled Ring Oscillators and Frequency-Based ΣΔ ADCs
    Serrano-Gotarredona, Teresa ; Zuniga-Gonzalez, Virginia ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 67 (2020-10-01), S. 3297-3308
    Online unknown
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    Modeling of the degradation of CMOS inverters under pulsed stress conditions from ‘on-the-fly’ measurements
    Nafria, M. ; Rodriguez, Rosana ; et al.
    2021
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    Performance improvement of timing and power variations due to random dopant fluctuation in negative‐capacitance CMOS inverters
    Si, Peng ; Zhao, Zhifeng ; et al.
    In: IET Circuits, Devices & Systems, Jg. 14 (2020-09-01), S. 908-914
    Online unknown
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    Performance Assessment of CMOS circuits using III-V on Insulator MOS Transistors
    Pandit, Soumya ; Subir Kumar Maity
    In: Silicon, Jg. 13 (2020-07-13), S. 1939-1949
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  12. Detailansicht für Treffer 12 öffnen
    Chromatic and Panchromatic Nonlinear Optoelectronic CMOSFETs for CMOS Image Sensors, Laser Multiplexing, Computing, and Communication
    Pan, James N.
    In: MRS Advances, Jg. 5 (2020-07-01), S. 1965-1974
    Online unknown
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    Low Leakage Optimization Techniques for Multi-threshold CMOS Circuits
    Gupta, Mridula ; Pandey, Sujata ; et al.
    In: Nanoscience & Nanotechnology-Asia, Jg. 10 (2020-11-11), S. 696-708
    Online unknown
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    Easily reproducible top-emitting organic light-emitting devices for microdisplays adapted to aluminum contact from the standard CMOS processes
    Xie, Guohua ; Xue, Qin
    In: Journal of Information Display, Jg. 21 (2020-06-01), S. 131-137
    Online unknown
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    From MTJ Device to Hybrid CMOS/MTJ Circuits: A Review
    Vinod Kumar Joshi ; Barla, Prashanth ; et al.
    In: IEEE Access, Jg. 8 (2020), S. 194105-194146
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  16. Detailansicht für Treffer 16 öffnen
    Low-noise and low power CMOS photoreceptor using split-length MOSFET
    Dubois, Julien ; Mansouri, Sofiene ; et al.
    In: Journal of Electrical Engineering, Jg. 70 (2019-12-01), S. 480-485
    Online unknown
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    Modeling the Characteristics of SOI CMOS Nanotransistors with an Asymmetric Surrounding Gate
    Masal’skii, N. V.
    In: Russian Microelectronics, Jg. 49 (2020-09-01), S. 324-331
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    A Robust Hardened Latch Featuring Tolerance to Double-Node-Upset in 28nm CMOS for Spaceborne Application
    Tahoori, Mehdi B. ; Tan, Chiyu ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 67 (2020-09-01), S. 1619-1623
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    Design and Power Dissipation Consideration of PFAL CMOS v/s Conventional CMOS based 2:1 Multiplexer and Full Adder
    Binay Kumar Pandey ; Palta, Pankaj ; et al.
    2021
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    Design and Simulation of Reliable Low Power CMOS Logic Gates
    Vijay Kumar Sharma
    In: IETE Journal of Research, Jg. 69 (2020-12-03), S. 1022-1032
    Online unknown
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