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    Bias temperature instability in scaled CMOS technologies: A circuit perspective
    Kerber, Andreas ; Nigam, T.
    In: Microelectronics Reliability, Jg. 81 (2018-02-01), S. 31-40
    Online unknown
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    Investigation on NBTI-induced dynamic variability in nanoscale CMOS devices: Modeling, experimental evidence, and impact on circuits
    Wang, Yangyuan ; Ren, Pengpeng ; et al.
    In: Microelectronics Reliability, Jg. 81 (2018-02-01), S. 101-111
    Online unknown
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    Low cost and highly reliable radiation hardened latch design in 65nm CMOS technology
    Qi, Chunhua ; Guo, Jing ; et al.
    In: Microelectronics Reliability, Jg. 55 (2015-05-01), S. 863-872
    Online unknown
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    Reliability assessment of CMOS differential cross-coupled LC oscillators and a novel on chip self-healing approach against aging phenomena
    I. Faik Baskaya ; Afacan, Engin ; et al.
    In: Microelectronics Reliability, Jg. 54 (2014-02-01), S. 397-403
    Online unknown
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    PVT variations aware low leakage INDEP approach for nanoscale CMOS circuits
    Raj, Balwinder ; Vijay Kumar Sharma ; et al.
    In: Microelectronics Reliability, Jg. 54 (2014), S. 90-99
    Online unknown
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    Design and simulation of hybrid CMOS–SET circuits
    N. Basanta Singh ; Jamuna Kanta Sing ; et al.
    In: Microelectronics Reliability, Jg. 53 (2013-04-01), S. 592-599
    Online unknown
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    Low cost and highly reliable hardened latch design for nanoscale CMOS technology
    Choi, Ken ; Nan, Haiqing
    In: Microelectronics Reliability, Jg. 52 (2012-06-01), S. 1209-1214
    Online unknown
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    Impact of single-defects on the variability of CMOS inverter circuits
    Enichlmair, Hubert ; Waltl, Michael ; et al.
    In: Microelectronics Reliability, Jg. 126 (2021-11-01), S. 114275-114275
    Online unknown
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    Process variation aware dual-Vth assignment technique for low power nanoscale CMOS design
    Chandorkar, Saurabh A. ; Chandorkar, A.N. ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-12-01), S. 2357-2365
    Online unknown
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  10. Detailansicht für Treffer 10 öffnen
    Challenges and opportunity in performance, variability and reliability in sub-45nm CMOS technologies
    Boeuf, Frederic ; Arnaud, Franck ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-09-01), S. 1508-1514
    Online unknown
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    Leakage current, active power, and delay analysis of dynamic dual Vt CMOS circuits under P–V–T fluctuations
    Wang, Jinhui ; Wu, Wuchen ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-09-01), S. 1498-1502
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  12. Detailansicht für Treffer 12 öffnen
    Investigation on CDM ESD events at core circuits in a 65-nm CMOS process
    Tang Long Chang ; Lin, Chun-Yu ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-11-01), S. 2627-2631
    Online unknown
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    Design of CMOS logic gates with enhanced robustness against aging degradation
    V. Dal Bem ; Ribas, Renato P. ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-09-01), S. 1822-1826
    Online unknown
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    Gate delay variability estimation method for parametric yield improvement in nanometer CMOS technology
    Reis, Andre I. ; Digeorgia N. da Silva ; et al.
    In: Microelectronics Reliability, Jg. 50 (2010-09-01), S. 1223-1229
    Online unknown
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    Design and implementation of configurable ESD protection cell for 60-GHz RF circuits in a 65-nm CMOS process
    Ker, Ming-Dou ; Li Wei Chu ; et al.
    In: Microelectronics Reliability, Jg. 51 (2011-08-01), S. 1315-1324
    Online unknown
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  16. Detailansicht für Treffer 16 öffnen
    Simulation of ESD protection devices in an advanced CMOS technology using a TCAD workbench based on an ESD calibration methodology
    Schenkel, M. ; Mishra, Rahul ; et al.
    In: Microelectronics Reliability, Jg. 50 (2010-09-01), S. 1367-1372
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    ESD protection strategies in advanced CMOS SOI ICs
    Khazhinsky, Michael G.
    In: Microelectronics Reliability, Jg. 47 (2007-09-01), S. 1313-1321
    Online unknown
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  18. Detailansicht für Treffer 18 öffnen
    Overview on ESD protection design for mixed-voltage I/O interfaces with high-voltage-tolerant power-rail ESD clamp circuits in low-voltage thin-oxide CMOS technology
    Chang, Wei-Jen ; Ker, Ming-Dou
    In: Microelectronics Reliability, Jg. 47 (2007), S. 27-35
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    ESD–RF co-design methodology for the state of the art RF-CMOS blocks
    Maes, Herman ; Segura, P. L. ; et al.
    In: Microelectronics Reliability, Jg. 45 (2005-02-01), S. 255-268
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    Investigation on NMOS-based power-rail ESD clamp circuits with gate-driven mechanism in a 0.13-μm CMOS technology
    Chen, Shih-Hung ; Ker, Ming-Dou
    In: Microelectronics Reliability, Jg. 50 (2010-06-01), S. 821-830
    Online unknown
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