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    Operating region modelling and timing analysis of CMOS gates driving transmission lines
    CAPPUCCINO, Gregorio ; COCORULLO, Giuseppe
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 438-447
    Konferenz
    Wie komme ich dran?
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    Analysis of double-gate CMOS for double-pole four-throw RF switch design at 45-nm technology
    SRIVASTAVA, Viranjay M ; YADAV, K. S ; et al.
    In: Journal of computational electronics (Print), Jg. 10 (2011), Heft 1-2, S. 229-240
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
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    Minimizing spurious switching activities in CMOS circuits
    WROBLEWSKI, Artur ; AUERNHAMMER, Florian ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 419-428
    Konferenz
    Wie komme ich dran?
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    A compact charge-based propagation delay model for submicronic CMOS buffers
    ROSSELLO, José Luis ; SEGURA, Jaume
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 219-228
    Konferenz
    Wie komme ich dran?
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    Random variability modeling and its impact on scaled CMOS circuits
    YUN, YE ; GUMMALLA, Samatha ; et al.
    In: Journal of computational electronics (Print), Jg. 9 (2010), Heft 3-4, S. 108-113
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
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    Measurement of the switching activity of CMOS digital circuits at the gate level
    BAENA, C ; JUAN-CHICO, J ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 353-362
    Konferenz
    Wie komme ich dran?
  7. Detailansicht für Treffer 7 öffnen
    Efficient and fast current curve estimation of CMOS digital circuits at the logic level
    RUIZ-DE-CLAVIJO, Paulino ; JUAN, Jorge ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 400-408
    Konferenz
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    Crosstalk measurement technique for CMOS ICs
    PICOT, F ; COLL, P ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 65-70
    Konferenz
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    Automated design methodology for CMOS analog circuit blocks in complex systems
    IONITA, Razvan ; VLADIMIRESCU, Andrei ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 487-493
    Konferenz
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    A technique to generate CMOS VLSI flip-flops based on differential latches
    JIMENEZ, Raul ; PARRA, Pilar ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 209-218
    Konferenz
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Output resistance scaling model for deep-submicron cmos buffers for timing performance optimisation
    CAPPUCCINO, Gregorio ; PUGLIESE, Andrea ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2005, S. 329-336
    Konferenz
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    Power and energy consumption of cmos circuits: Measurement methods and experimental results
    RIUS, Josep ; PEIDRO, Alejandro ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 80-89
    Konferenz
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  13. Detailansicht für Treffer 13 öffnen
    CMOS gate sizing under delay constraint
    VERLE, A ; MICHEL, X ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 61-69
    Konferenz
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  14. Detailansicht für Treffer 14 öffnen
    A new hybrid CBL-CMOS cell for optimum noise/power application
    JIMENEZ, Raul ; PARRA, Pilar ; et al.
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 491-500
    Konferenz
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    A compact charge-based crosstalk induced delay model for submicronic CMOS gates
    ROSSELLO, José Luis ; SEGURA, Jaume
    In: Integrated circuit and system design (power and timing modeling, optimization and simulation), 2003, S. 51-59
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    Structure independent representation of output transition time for CMOS library
    MAURINE, P ; AZEMARD, N ; et al.
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 247-257
    Konferenz
    Wie komme ich dran?
  17. Detailansicht für Treffer 17 öffnen
    PA-ZSA (Power-Aware Zero-Slack Algorithm): A graph-based timing analysis for ultra-low power CMOS VLSI
    CHOI, Kyu-Won ; CHATTERJEE, Abhijit
    In: Integrated circuit design (Seville, 11-13 September 2002), 2002, S. 178-187
    Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    Second generation delay model for submicron CMOS process
    REZZOUG, M ; MAURINE, P ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 159-167
    Konferenz
    Wie komme ich dran?
  19. Detailansicht für Treffer 19 öffnen
    Degradation Delay Model extension to CMOS gates
    JUAN-CHICO, Jorge ; BELLIDO, Manuel J ; et al.
    In: Integrated circuit design : power and timing modeling, optimization and simulation (Göttingen, 13-15 September 2000), 2000, S. 149-158
    Konferenz
    Wie komme ich dran?
  20. Detailansicht für Treffer 20 öffnen
    Design and characterization of high voltage devices integrated in a standard CMOS technology
    VILLARD, B ; CALMON, F ; et al.
    In: EPJ. Applied physics (Print), Jg. 16 (2001), Heft 2, S. 113-120
    academicJournal
    Wie komme ich dran?
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