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    Single chip integration of MWCNTs/SiO2 thin film humidity sensor based on standard CMOS IC process
    TUO, LI ; XIAOWEI, LIU ; et al.
    In: Micro/Nano Devices and Systems 2013: An open thematic journal issue, Jg. 119 (2014), S. 155-158
    academicJournal
    Wie komme ich dran?
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    Power analysis and design of wide dynamic range CMOS imaging sensors
    JIE, YUAN ; HO YEUNG, CHAN
    In: Microelectronics journal, Jg. 41 (2010), Heft 9, S. 585-593
    academicJournal
    Wie komme ich dran?
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    Single Event crosstalk shielding for CMOS logic
    SAYIL, Selahattin ; AKKUR, Abhishek B ; et al.
    In: Microelectronics journal, Jg. 40 (2009), Heft 6, S. 1000-1006
    academicJournal
    Wie komme ich dran?
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    De-embedding method for on-wafer RF CMOS inductor measurements
    DRAKAKI, Maria ; HATZOPOULOS, Alkis A ; et al.
    In: Microelectronics journal, Jg. 40 (2009), Heft 6, S. 958-965
    academicJournal
    Wie komme ich dran?
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    Electrostatic discharge protection scheme without leakage current path for CMOS IC operating in power-down-mode condition on a system board
    LIN, Kun-Hsien ; KER, Ming-Dou
    In: Microelectronics and reliability, Jg. 46 (2006), Heft 2-4, S. 301-310
    academicJournal
    Wie komme ich dran?
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    Metal-layer capacitors in the 65 nm CMOS process and the application for low-leakage power-rail ESD clamp circuit
    CHIU, Po-Yen ; KER, Ming-Dou
    In: Microelectronics and reliability, Jg. 54 (2014), Heft 1, S. 64-70
    academicJournal
    Wie komme ich dran?
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    Crosstalk analysis for a CMOS gate driven inductively and capacitively coupled interconnects
    KAUSHIK, B. K ; SARKAR, S
    In: Microelectronics journal, Jg. 39 (2008), Heft 12, S. 1834-1842
    academicJournal
    Wie komme ich dran?
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    Substrate-engineered GGNMOS for low trigger voltage ESD in 65 nm CMOS process
    FEI, MA ; YAN, HAN ; et al.
    In: Microelectronics and reliability, Jg. 51 (2011), Heft 12, S. 2124-2128
    academicJournal
    Wie komme ich dran?
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    Analysis of interconnect capacitance for sub nano CMOS technology using the low dielectric material
    JOSHI, Bhavana N ; MHAISAGAR, Yogesh S ; et al.
    In: Microelectronics and reliability, Jg. 51 (2011), Heft 5, S. 953-958
    academicJournal
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    TLP analysis of 0.125 μm CMOS ESD input protection circuit
    CHAINE, Michael ; DAVIS, James ; et al.
    In: Microelectronics and reliability, Jg. 45 (2005), Heft 2, S. 223-231
    academicJournal
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Variation-aware approaches with power improvement in digital circuits
    MIRZAEI, Mohammad ; MOSAFFA, Mahdi ; et al.
    In: Integration (Amsterdam), Jg. 48 (2015), S. 83-100
    academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Frequency properties of on-die power distribution network in VLSI circuits
    LIVSHITS, Pavel ; FEFER, Yefim ; et al.
    In: Microelectronic engineering, Jg. 87 (2010), Heft 9, S. 1760-1763
    academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    A novel cavity-first process for flexible fabrication of MEMS on silicon on insulator (SOI) wafer
    JIAN, LU ; LAN, ZHANG ; et al.
    In: Micro/Nano Devices and Systems 2013: An open thematic journal issue, Jg. 119 (2014), S. 28-31
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Modelling of through silicon via and devices electromagnetic coupling
    ABOUELATTA-EBRAHIM, Mohamed ; DAHMANI, Rabah ; et al.
    In: Microelectronics journal, Jg. 42 (2011), Heft 2, S. 316-324
    academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Modeling strategies of the input admittance of RC interconnects for VLSI CAD tools
    ALIOTO, Massimo
    In: Microelectronics journal, Jg. 42 (2011), Heft 1, S. 63-73
    academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    An analytical approach to dynamic crosstalk in coupled interconnects
    BRAJESH KUMAR, KAUSHIK ; SARKAR, Sankar ; et al.
    In: Microelectronics journal, Jg. 41 (2010), Heft 2-3, S. 85-92
    academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Timing-constrained power minimization in VLSI circuits by simultaneous multilayer wire spacing
    MOISEEV, Konstantin ; WIMER, Shmuel ; et al.
    In: Integration (Amsterdam), Jg. 48 (2015), S. 116-128
    academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Analysis of Cu/low-k bond pad delamination by using a novel failure index
    VAN GILS, M. A. J ; VAN DER SLUIS, O ; et al.
    In: Microelectronics and reliability, Jg. 47 (2007), Heft 2-3, S. 179-186
    Konferenz
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  19. Detailansicht für Treffer 19 öffnen
    Plasma charging damage reduction in IC processing by a self-balancing interconnect
    WANG, Z ; ACKAERT, J ; et al.
    In: Reliability of electron devices, failure physics and analysis, Jg. 44 (2004), Heft 9-11, S. 1503-1507
    Konferenz
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  20. Detailansicht für Treffer 20 öffnen
    Preliminary results on low power sigmoid neuron transistor response in 28 nm high-k metal gate Fully Depleted SOI technology
    GALY, Ph ; DEHAN, P ; et al.
    In: Solid-state electronics, Jg. 89 (2013), S. 17-21
    academicJournal
    Wie komme ich dran?
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