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    Back-End-of-Line Compatible Fully Depleted CMOS Inverters Employing Ge p-FETs and α-InGaZnO n-FETs
    Han, Kaizhen ; Wang, Chengkuan ; et al.
    In: IEEE Electron Device Letters, Jg. 42 (2021-10-01), S. 1488-1491
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    Demonstration of CMOS Integration With High-Voltage Double-Implanted MOS in 4H-SiC
    Huang, Chih-Fang ; Hung, Jia-Ching ; et al.
    In: IEEE Electron Device Letters, Jg. 42 (2021), S. 78-81
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    Assessment of Germanane Field-Effect Transistors for CMOS Technology
    Yoon, Youngki ; AlMutairi, AbdulAziz ; et al.
    In: IEEE Electron Device Letters, Jg. 38 (2017-12-01), S. 1743-1746
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    CMOS Inverter Based on Gate-All-Around Silicon-Nanowire MOSFETs Fabricated Using Top-Down Approach
    Balasubramanian, N. ; Buddharaju, K.D. ; et al.
    In: IEEE Electron Device Letters, Jg. 28 (2007-11-01), S. 1021-1024
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    Organic Pseudo-CMOS Circuits for Low-Voltage Large-Gain High-Speed Operation
    Yamamoto, Tatsuya ; Ikeda, M. ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-10-01), S. 1448-1450
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    CMOS Inverter Based on Schottky Source–Drain MOS Technology With Low-Temperature Dopant Segregation
    Dubois, Emmanuel ; Larrieu, Guilhem ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-06-01), S. 728-730
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    A Novel Scheme for Fabricating CMOS Inverters With Poly-Si Nanowire Channels
    Lee, I-Che ; Kuo, Chia-Hao ; et al.
    In: IEEE Electron Device Letters, Jg. 33 (2012-06-01), S. 833-835
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    Simple Fabrication of a Three-Dimensional CMOS Inverter Using p-Type Poly-Si and n-Type Amorphous Ga–In–Zn–O Thin-Film Transistors
    Kim, Hye-Dong ; Mo, Yeon-Gon ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-09-01), S. 1236-1238
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    Minimizing floating-body-induced threshold voltage variation in partially depleted SOI CMOS
    Wei, A. ; Bair, L.A. ; et al.
    In: IEEE Electron Device Letters, Jg. 17 (1996-08-01), S. 391-394
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    A stacked CMOS technology on SOI substrate
    Han, Ruqi ; Lin, Xinnan ; et al.
    In: IEEE Electron Device Letters, Jg. 25 (2004-09-01), S. 661-663
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    Design of CMOS Transistors to Maximize Circuit FOM Using a Coupled Process and Mixed-Mode Simulation Methodology
    Chakravarthi, S. ; Venugopal, Ramesh ; et al.
    In: IEEE Electron Device Letters, Jg. 27 (2006-10-01), S. 863-865
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    Potential vulnerability of dynamic CMOS logic to soft gate oxide breakdown
    Groeseneken, Guido ; Kaczer, Ben
    In: IEEE Electron Device Letters, Jg. 24 (2003-12-01), S. 742-744
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    A model for gate-oxide breakdown in CMOS inverters
    Rodriguez, Rosana ; Linder, Barry P. ; et al.
    In: IEEE Electron Device Letters, Jg. 24 (2003-02-01), S. 114-116
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    High-performance 0.07-μm CMOS with 9.5-ps gate delay and 150 GHz f/sub T
    Chan, K.K. ; Viswanathan, R. ; et al.
    In: IEEE Electron Device Letters, Jg. 18 (1997-12-01), S. 625-627
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    Monolithic CMOS digital integrated circuits in 6H-SiC using an implanted p-well process
    Melloch, Michael R. ; Cooper, James A. ; et al.
    In: IEEE Electron Device Letters, Jg. 18 (1997-05-01), S. 194-196
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    High-speed performance of 0.35 μm CMOS gates fabricated on low-dose SIMOX substrates with/without an N-well underneath the buried oxide layer
    Okumura, Koichiro ; Kumagai, Kouichi ; et al.
    In: IEEE Electron Device Letters, Jg. 17 (1996-03-01), S. 106-108
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    The impact of device scaling and power supply change on CMOS gate performance
    Chen, Kai ; Hu, Chenming ; et al.
    In: IEEE Electron Device Letters, Jg. 17 (1996-05-01), S. 202-204
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    A comprehensive study of performance and reliability of P, As, and hybrid As/P nLDD junctions for deep-submicron CMOS logic technology
    Hao, Ming-Yin ; Rakkhit, R. ; et al.
    In: IEEE Electron Device Letters, Jg. 18 (1997-06-01), S. 281-283
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    Relating CMOS inverter lifetime to DC hot-carrier lifetime of NMOSFETs
    Hu, Chenming ; Lee, P.M. ; et al.
    In: IEEE Electron Device Letters, Jg. 11 (1990), S. 39-41
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    Influence of MOSFET I-V characteristics on switching delay time of CMOS inverters after hot-carriers stress
    Schmitt-Landsiedel, Doris ; Wang, Q. ; et al.
    In: IEEE Electron Device Letters, Jg. 12 (1991-05-01), S. 238-240
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