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    Novel logic device for CMOS standard I/O cell with tolerance to total ionizing dose effects
    Cho, Seong-Ik ; Lee, Minwoong ; et al.
    In: Solid-State Electronics, Jg. 162 (2019-12-01), S. 107630-107630
    Online unknown
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    An approach based on neural computation to simulate the nanoscale CMOS circuits: Application to the simulation of CMOS inverter
    Djeffal, Fayçal ; Hafiane, M.L. ; et al.
    In: Solid-State Electronics, Jg. 51 (2007), S. 48-56
    Online unknown
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    Si-nanowire CMOS inverter logic fabricated using gate-all-around (GAA) devices and top-down approach
    Buddharaju, K.D. ; Teo, Selin H. G. ; et al.
    In: Solid-State Electronics, Jg. 52 (2008-09-01), S. 1312-1317
    Online unknown
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    Increased CMOS inverter switching speed with asymmetrical doping
    Goldsman, Neil ; Metze, G. ; et al.
    In: Solid-State Electronics, Jg. 47 (2003-02-01), S. 185-192
    Online unknown
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    CMOS without doping: Multi-gate silicon-nanowire field-effect-transistors
    Krauss, Tillmann ; Wessely, Frank ; et al.
    In: Solid-State Electronics, 2012
    Online unknown
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    A generalized algorithm for CMOS circuit delay, power, and area optimization
    Lai, F.S.
    In: Solid-State Electronics, Jg. 31 (1988-11-01), S. 1619-1627
    Online unknown
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    Evaluation and optimization of short channel ferroelectric MOSFET for low power circuit application with BSIM4 and Landau theory
    Li, Yang ; Yao, Kui ; et al.
    In: Solid-State Electronics, Jg. 114 (2015-12-01), S. 17-22
    Online unknown
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    Double gate (DG)-SOI ratioed logic with symmetric DG load––a novel approach for sub 50 nm low-voltage/low-power circuit design
    Salman, Akram A. ; Ioannou, D.P. ; et al.
    In: Solid-State Electronics, Jg. 48 (2004-10-01), S. 1727-1732
    Online unknown
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