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    A 0.003-mm<superscript>2</superscript> 440fsRMS-Jitter and −64dBc-Reference-Spur Ring-VCO-Based Type-I PLL Using a Current-Reuse Sampling Phase Detector in 28-nm CMOS.
    Yang, Zunsong ; Chen, Yong ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021-06-01), Heft 6, S. 2307-2316
    Online serialPeriodical
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    A 0.003-mm2 440fsRMS-Jitter and −64dBc-Reference-Spur Ring-VCO-Based Type-I PLL Using a Current-Reuse Sampling Phase Detector in 28-nm CMOS.
    Yang, Zunsong ; Chen, Yong ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 68 (2021-06-01), Heft 6, S. 2307-2316
    Online serialPeriodical
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    Modeling CMOS Ring Oscillator Performance as a Randomness Source.
    Guler, Ulkuhan ; Dundar, Gunhan
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 61 (2014-03-01), Heft 3, S. 712-724
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    A Low Noise Fault Tolerant Radiation Hardened 2.56 Gbps Clock-Data Recovery Circuit With High Speed Feed Forward Correction in 65 nm CMOS.
    Biereigel, Stefan ; Kulis, Szymon ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-05-01), Heft 5, S. 1438-1446
    Online serialPeriodical
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    A 5.4-Gb/s Clock and Data Recovery Circuit Using Seamless Loop Transition Scheme With Minimal Phase Noise Degradation.
    Lee, Won-Young ; Kim, Lee-Sup
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 59 (2012-11-01), Heft 11, S. 2518-2528
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    A Calibration-Free Ring-Oscillator PLL With Gain Tracking Achieving 9% Jitter Variation Over PVT.
    Yang, Xiaofeng ; Chan, Chi-Hang ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-11-01), Heft 11, S. 3753-3763
    Online serialPeriodical
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    A 1.22 mW 2.4 GHz PLL Using a Single-Ring-Oscillator-Based Integrator With Background Frequency Calibration.
    Su, Guan-Yu ; Liu, Shen-Iuan
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-07-01), Heft 7, S. 2169-2179
    Online serialPeriodical
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    An 18–23 GHz 57.4-fs RMS Jitter −253.5-dB FoM Sub-Harmonically Injection-Locked All-Digital PLL With Single-Ended Injection Technique and ILFD Aided Adaptive Injection Timing Alignment Technique.
    Zhang, Zhao ; Yang, Jincheng ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 66 (2019-10-01), Heft 10, S. 3733-3746
    Online serialPeriodical
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    Analysis of the PLL Jitter Due to Power/Ground and Subastrate Noise.
    Heydari, Payam
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 51 (2004-12-01), Heft 12, S. 2404-2416
    Online serialPeriodical
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    Circuit-Based Characterization of Device Noise Using Phase Noise Data.
    Navid, Reza ; Lee, Thomas H. ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 57 (2010-06-01), Heft 6, S. 1265-1272
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    A 2.5–5.6 GHz Subharmonically Injection-Locked All-Digital PLL With Dual-Edge Complementary Switched Injection.
    Cho, Sung-Yong ; Kim, Sungwoo ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-09-01), Heft 9, S. 2691-2702
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    A 2.1-GHz Third-Order Cascaded PLL With Sub-Sampling DLL and Clock-Skew-Sampling Phase Detector.
    Huang, Zhiqiang ; Jiang, Bingwei ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-07-01), Heft 7, S. 2118-2126
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    A Low-Reference Spur MDLL-Based Clock Multiplier and Derivation of Discrete-Time Noise Transfer Function for Phase Noise Analysis.
    Tak, Geum-Young ; Lee, Kwyro
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 65 (2018-02-01), Heft 2, S. 485-497
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    Analysis and Design of Bang-Bang PD-Based Phase Noise Filter.
    Hu, Tongning ; Hao, Shilei ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 64 (2017-10-01), Heft 10, S. 2703-2713
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    A 1-to-2048 Fully-Integrated Cascaded Digital Frequency Synthesizer for Low Frequency Reference Clocks Using Scrambling TDC.
    Nandwana, Romesh Kumar ; Saxena, Saurabh ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 64 (2017-02-01), Heft 2, S. 283-295
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    A 0.8-to-6.5 Gb/s Continuous-Rate Reference-Less Digital CDR With Half-Rate Common-Mode Clock-Embedded Signaling.
    Lee, Kyongsu ; Sim, Jae-yoon
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 63 (2016-04-01), Heft 4, S. 482-493
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    Analysis and Design of Low-Jitter Digital Bang-Bang Phase-Locked Loops.
    Marucci, Giovanni ; Levantino, Salvatore ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 61 (2014), Heft 1, S. 26-36
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    Analysis of Phase Noise in Phase/Frequency Detectors.
    Homayoun, Aliakbar ; Razavi, Behzad
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 60 (2013-03-01), Heft 3, S. 529-539
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    A Dividerless PLL With Low Power and Low Reference Spur by Aperture-Phase Detector and Phase-to-Analog Converter.
    Cai, Deyun ; Fu, Haipeng ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 60 (2013), Heft 1, S. 37-50
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    Characterizing the Effects of the PLL Jitter Due to Substrate Noise in Discrete-Time Delta- Sigma Modulators.
    Payam6Heydari
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 52 (2005-06-01), Heft 6, S. 1073-1085
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