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    Programmable Delay Line With Inherent Duty Cycle Correction
    Nimmagadda, Siva Charan ; Dubey, Hari Bilash
    In: 2023 36th International Conference on VLSI Design and 2023 22nd International Conference on Embedded Systems (VLSID), 2023, S. 81-86
    Konferenz
    Wie komme ich dran?
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    A 1-3.2 GHz 0.6 mW/GHz Duty-Cycle-Corrector Using Bangbang Duty-Cyle-Detector
    Sim, Jincheol ; Park, Hyunsu ; et al.
    In: 2021 IEEE International Symposium on Circuits and Systems (ISCAS), 2021-05-01, S. 1-4
    Konferenz
    Wie komme ich dran?
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    Statistical Approach to Analyze Duty Cycle Jitter Amplification in NAND Flash Memory System
    Mobin, Sayed ; Cui, Cindy ; et al.
    In: 2018 IEEE 27th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS), 2018-10-01, S. 75-77
    Konferenz
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    Understanding NAND AC Timing Parameters and How to Accurately Implement them in SI Simulations
    Mobin, Sayed ; Balachander, Pranav
    In: 2019 IEEE 23rd Workshop on Signal and Power Integrity (SPI), 2019-06-01, S. 1-4
    Konferenz
    Wie komme ich dran?
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    All digital duty-cycle correction circuit design and its applications in high-performance DRAM
    Lin, Feng
    In: 2011 IEEE Workshop on Microelectronics and Electron Devices, 2011-04-01, S. 1-4
    Konferenz
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    Duty-cycle distortion and specifications for jitter test-signal generation
    Marcu, Mihai ; Durbha, Sriram ; et al.
    In: 2008 IEEE International Symposium on Electromagnetic Compatibility, 2008-08-01, S. 1
    Konferenz
    Wie komme ich dran?
  7. Detailansicht für Treffer 7 öffnen
    An Improved Clock Cycle Measurement Method for High-Speed Serial Signal with Duty-Cycle-Distortion Jitter
    Wu, Tong ; Song, Kezhu ; et al.
    In: 2022 IEEE 5th International Conference on Computer and Communication Engineering Technology (CCET), 2022-08-19, S. 197-201
    Konferenz
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    A 1-5 GHz high speed, low jitter, high accuracy duty-cycle corrector circuit
    Sun, Ting ; Yu, Qi ; et al.
    In: 2022 IEEE 16th International Conference on Solid-State & Integrated Circuit Technology (ICSICT), 2022-10-25, S. 1-3
    Konferenz
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    25.5 A Self-Calibrated 1.2-to-3.8GHz 0.0052mm2 Synthesized Fractional-N MDLL Using a 2b Time-Period Comparator in 22nm FinFET CMOS
    Kundu, Somnath ; Chai, Likai ; et al.
    In: 2020 IEEE International Solid-State Circuits Conference - (ISSCC), 2020-02-01, S. 276-278
    Konferenz
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Jitter correlation induced by channel dispersion
    Rao, Fangyi ; Warwick, Colin
    In: 2014 IEEE 23rd Conference on Electrical Performance of Electronic Packaging and Systems, 2014-10-01, S. 173-176
    Konferenz
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    Dieser Titel kann aus lizenzrechtlichen Gründen nur im Campusnetz oder nach Anmeldung angezeigt werden!
    Konferenz
  12. Detailansicht für Treffer 12 öffnen
    New Precision Jitter Measurement Solution on TMU -- Challenge on PRBS Reconstruction
    Zhou, Kai ; Zhang, Tianyu ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
    Konferenz
    Wie komme ich dran?
  13. Detailansicht für Treffer 13 öffnen
    Mitigating the impact of sinusoidal jitter and duty cycle distortion on random jitter estimation by Tailfit algorithm
    Chhabra, Nitin Kumar ; Bhatheja, Kushagra ; et al.
    In: 2013 IEEE 22nd Conference on Electrical Performance of Electronic Packaging and Systems, 2013-10-01, S. 151-154
    Konferenz
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    System level jitter characterization of high speed I/O systems
    Oh, Dan
    In: 2012 IEEE International Symposium on Electromagnetic Compatibility, 2012-08-01, S. 173-178
    Konferenz
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    A 0.8V, 560fJ/bit, 14Gb/s injection-locked receiver with input duty-cycle distortion tolerable edge-rotating 5/4X sub-rate CDR in 65nm CMOS
    Li, Hao ; Chen, Shuai ; et al.
    In: 2014 Symposium on VLSI Circuits Digest of Technical Papers, 2014-06-01, S. 1-2
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    Statistical and transient channel modeling for crosstalk, bit error, jitter, and EMI
    Barnes, Guy ; Mellitz, Richard I. ; et al.
    In: 2008 IEEE International Symposium on Electromagnetic Compatibility, 2008-08-01, S. 1
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    A 400MHz – 1.6GHz fast lock, jitter filtering ADDLL based burst mode memory interface
    Hossain, Masum ; Aquil, Farrukh ; et al.
    In: 2013 Symposium on VLSI Circuits, 2013-06-01, S. 2
    Konferenz
    Wie komme ich dran?
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