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    A Low Jitter Digital Loop CDR Based 8–16 Gbps SerDes in 65 nm CMOS Technology
    Sen, Souradip ; Upadhyaya, Utkarsh ; et al.
    In: 2021 34th International Conference on VLSI Design and 2021 20th International Conference on Embedded Systems (VLSID), 2021-02-01, S. 216-221
    Konferenz
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    Optimized Stage Ratio of Tapered CMOS Inverters for Minimum Power and Mismatch Jitter Product
    Dutta, Ramen ; Bhattacharyya, Tarun Kanti ; et al.
    In: 2010 23rd International Conference on VLSI Design, 2010, S. 152
    Konferenz
    Wie komme ich dran?
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    A 0.25 /spl mu/m CMOS/SIMOX PLL clock generator embedded in a gate array LSI with 5 to 400 MHz lock range
    Sutoh, H. ; Yamakoshi, K. ; et al.
    In: Proceedings of CICC 97 - Custom Integrated Circuits Conference, 1997, S. 41-44
    Konferenz
    Wie komme ich dran?
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    A 40Gb/s multi-data-rate CMOS transceiver chipset with SFI-5 interface for optical transmission systems
    Amamiya, Y. ; Kaeriyama, S. ; et al.
    In: 2009 IEEE International Solid-State Circuits Conference - Digest of Technical Papers, 2009-02-01, S. 358
    Konferenz
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    A CMOS clock recovery circuit for 2.5-Gb/s NRZ data
    Anand, S.B. ; Razavi, B.
    In: IEEE Journal of Solid-State Circuits, Jg. 36 (2001-03-01), Heft 3, S. 432-439
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    A 2.7Gbps & 1.62Gbps dual-mode clock and data recovery for DisplayPort in 0.18μm CMOS
    Lee, Seungwon ; Kim, Tae-Ho ; et al.
    In: 2009 IEEE International SOC Conference (SOCC), 2009-09-01, S. 179
    Konferenz
    Wie komme ich dran?
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    A 10-Gb/s CMOS clock and data recovery circuit with a half-rate linear phase detector
    Savoj, J. ; Razavi, B.
    In: IEEE Journal of Solid-State Circuits, Jg. 36 (2001-05-01), Heft 5, S. 761-768
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    A 5Gbit/s CMOS Clock and Data Recovery Circuit
    Kok-Siang, Tan ; Sulainian, M.S. ; et al.
    In: 2005 IEEE Conference on Electron Devices and Solid-State Circuits, 2005, S. 415-418
    Konferenz
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    Optimal sequencing energy allocation for CMOS integrated systems
    Saint-Laurent, M. ; Oklobdzija, V.G. ; et al.
    In: Proceedings International Symposium on Quality Electronic Design, 2002, S. 194-199
    Konferenz
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  10. Detailansicht für Treffer 10 öffnen
    A Low Power High Precision Burst-Mode CMOS Clock Recovery Circuit for 28.8 Mb/s Passive Optical Network
    Dunlop, Alfred ; Banu, Mihai ; et al.
    In: ESSCIRC '93: Nineteenth European Solid-State Circuits Conference, Jg. 1 (1993-09-01), S. 150-153
    Konferenz
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    A 30-ps jitter, 3.6-/spl mu/s locking, 3.3-volt digital PLL for CMOS gate arrays
    Ko, U. ; Wichman, S.A. ; et al.
    In: Proceedings of IEEE Custom Integrated Circuits Conference - CICC '93, 1993, S. 1
    Konferenz
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  12. Detailansicht für Treffer 12 öffnen
    What Architecture Should I Choose for my Continuous-Time Delta-Sigma Modulator?
    Pavan, Shanthi ; Baskaran, Siddharth
    In: 2018 IEEE International Symposium on Circuits and Systems (ISCAS), 2018-05-27, S. 1-5
    Konferenz
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  13. Detailansicht für Treffer 13 öffnen
    Low-power burst-mode clock recovery circuit using analog phase interpolator
    Hayati, H. ; Ehsanian, M.
    In: 2014 26th International Conference on Microelectronics (ICM), 2014-12-01, S. 120-123
    Konferenz
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  14. Detailansicht für Treffer 14 öffnen
    Design of a sub-picosecond-jitter delay-lock-loop for interleaved ADC sample clock synthesis
    McNeill, John A. ; Gong, Jianping ; et al.
    In: 2013 IEEE 56th International Midwest Symposium on Circuits and Systems (MWSCAS), 2013-08-01, S. 225-228
    Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    A 2.2 GHz programmable DLL-based frequency multiplier for SOC applications
    Cheng, Kuo-Hsing ; Chang, Shu-Ming ; et al.
    In: Proceedings of 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits, 2004, S. 72-75
    Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    A 4-Gb/s clock and data recovery circuit using four-phase 1/8-rate clock
    Song, Seong-Jun ; Lee, Jaeseo ; et al.
    In: Proceedings of the 28th European Solid-State Circuits Conference, 2002, S. 239-242
    Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    Low-power clock-deskew buffer for high-speed digital circuits
    Liu, Shen-Iuan ; Lee, Jiunn-Hwa ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 34 (1999-04-01), Heft 4, S. 554-558
    Online academicJournal
    Zugriff:
    Volltext
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  18. Detailansicht für Treffer 18 öffnen
    A Low-Power Digital DLL-Based Clock Generator in Open-Loop Mode
    Mesgarzadeh, B. ; Alvandpour, A.
    In: IEEE Journal of Solid-State Circuits, Jg. 44 (2009-07-01), Heft 7, S. 1907-1913
    Online academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    A Noise-Coupled Time-Interleaved Delta-Sigma ADC With 4.2 MHz Bandwidth, ${-}$ 98 dB THD, and 79 dB SNDR
    Lee, K. ; Chae, J. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 43 (2008-12-01), Heft 12, S. 2601-2612
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    A 0.5–5-GHz Wide-Range Multiphase DLL With a Calibrated Charge Pump
    Chuang, C. N. ; Liu, S. I.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 54 (2007-11-01), Heft 11, S. 939-943
    Online academicJournal
    Zugriff:
    Volltext
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