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    A Low-Noise CMOS SPAD Pixel With 12.1 Ps SPTR and 3 Ns Dead Time
    Wu, Ming-Lo ; Lee, Myung-Jae ; et al.
    In: IEEE Journal of Selected Topics in Quantum Electronics, Jg. 28 (2022-03-01), S. 1-9
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    A 529-μW Fractional-N All-Digital PLL Using TDC Gain Auto-Calibration and an Inverse-Class-F DCO in 65-nm CMOS
    Martins, Rui P. ; Chen, Peng ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 69 (2022), S. 51-63
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    A Compact Transformer-Based Fractional-N ADPLL in 10-nm FinFET CMOS
    Kuo, Hung-Yi ; Chang, Chih-Hsien ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 68 (2021-05-01), S. 1881-1891
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    A 0.14-to-0.29-pJ/bit 14-GBaud/s Trimodal (NRZ/PAM-4/PAM-8) Half-Rate Bang-Bang Clock and Data Recovery (BBCDR) Circuit in 28-nm CMOS
    Chen, Yong ; Zhao, Xiaoteng ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 68 (2021), S. 89-102
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    CMOS Gaussian Monocycle Pulse Transceiver for Radar-Based Microwave Imaging
    Ito, Hiroyuki ; Sugawara, Mitsutoshi ; et al.
    In: IEEE Transactions on Biomedical Circuits and Systems, Jg. 14 (2020-12-01), S. 1333-1345
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    A 6.5–12.5-Gb/s Half-Rate Single-Loop All-Digital Referenceless CDR in 28-nm CMOS
    Jin, Soowan ; Sa, Euije ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-10-01), S. 2831-2841
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    An Ultra-Low-Noise Swing-Boosted Differential Relaxation Oscillator in 0.18-μm CMOS
    George, Arup K. ; Je, Minkyu ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-09-01), S. 2489-2497
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    A 50-Gb/s PAM4 Si-Photonic Transmitter With Digital-Assisted Distributed Driver and Integrated CDR in 40-nm CMOS
    Li, Miaofeng ; Yin, Bozhi ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-05-01), S. 1282-1296
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    A 12 Gb/s 1.59 mW/Gb/s Input-Data-Jitter-Tolerant Injection-Type CDR With Super-Harmonic Injection-Locking in 65-nm CMOS
    Kim, Yong-Hun ; Jung, Chongsoo ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 66 (2019-12-01), S. 1972-1976
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    A Fully Integrated 0.27-THz Injection-Locked Frequency Synthesizer With Frequency-Tracking Loop in 65-nm CMOS
    Luong, Howard C. ; Liu, Xiaolong
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-04-01), S. 1051-1063
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    A 5-GS/s 158.6-mW 9.4-ENOB Passive-Sampling Time-Interleaved Three-Stage Pipelined-SAR ADC With Analog-Digital Corrections in 28-nm CMOS
    Juan Carlos Pena Ramos ; Pelgrom, Marcel J. M. ; et al.
    In: IEEE Journal of Solid-State Circuits, 2020, S. 1-12
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    Radiation-tolerant all-digital PLL/CDR with varactorless LC DCO in 65 nm CMOS
    Kolpin, Alexander ; Leroux, Paul ; et al.
    2021
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    A 1.41-pJ/b 56-Gb/s PAM-4 Receiver Using Enhanced Transition Utilization CDR and Genetic Adaptation Algorithms in 7-nm CMOS
    Bailey, James ; Bespalko, Ryan ; et al.
    In: IEEE Solid-State Circuits Letters, Jg. 2 (2019-11-01), S. 248-251
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  14. Detailansicht für Treffer 14 öffnen
    A 10-Gb/s, 0.03-mm2, 1.28-pJ/bit Half-Rate Injection-Locked CDR With Path Mismatch Tracking Loop in a 28-nm CMOS Technology
    Park, Kwanseo ; Choo, Min-Seong ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-10-01), S. 2812-2822
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    A 0.016 mm2 0.26-$\mu$ W/MHz 60–240-MHz Digital PLL With Delay-Modulating Clock Buffer in 65 nm CMOS
    Pavan Kumar Hanumolu ; Zhu, Junheng ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-08-01), S. 2186-2194
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    A 14-GHz Bang-Bang Digital PLL With Sub-150-fs Integrated Jitter for Wireline Applications in 7-nm FinFET CMOS
    Abbott, Robert ; Mason, Ralph ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-03-01), S. 580-591
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    A 265-$\mu$ W Fractional-${N}$ Digital PLL With Seamless Automatic Switching Sub-Sampling/Sampling Feedback Path and Duty-Cycled Frequency-Locked Loop in 65-nm CMOS
    Deng, Wei ; Shirane, Atsushi ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-12-01), S. 3478-3492
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    A 53-Gbit/s Optical Receiver Frontend With 0.65 pJ/bit in 28-nm Bulk-CMOS
    Ellinger, Frank ; Pliva, Jan ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-03-01), S. 845-855
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    A 16-bit 2.0-ps Resolution Two-Step TDC in 0.18- <tex-math notation='LaTeX'>$\mu$ </tex-math> m CMOS Utilizing Pulse-Shrinking Fine Stage With Built-In Coarse Gain Calibration
    Asada, Kunihiro ; Nakura, Toru ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019), S. 11-19
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    A 0.5-V 1.6-mW 2.4-GHz Fractional-N All-Digital PLL for Bluetooth LE With PVT-Insensitive TDC Using Switched-Capacitor Doubler in 28-nm CMOS
    Feng Wei Kuo ; Babaie, Masoud ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-09-01), S. 2572-2583
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