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    0.45-mW 2.35-3.0 GHz Multiplying DLL with Calibration Loop in 28nm CMOS FD-SOI
    Asprilla, Andres ; Cathelin, Andreia ; et al.
    In: ESSCIRC 2023- IEEE 49th European Solid State Circuits Conference (ESSCIRC), 2023-09-11, S. 269-272
    Konferenz
    Wie komme ich dran?
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    A 4-12.1-GHz Fractional-N Ring Sampling PLL Based on Adaptively-Biased PD-Merged DTC Achieving -37.6± 0.9-dBc Integrated Phase Noise, 261.9-fs RMS Jitter, and -240.6-dB FoM
    Shen, Xinyu ; Zhang, Zhao ; et al.
    In: ESSCIRC 2023- IEEE 49th European Solid State Circuits Conference (ESSCIRC), 2023-09-11, S. 257-260
    Konferenz
    Wie komme ich dran?
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    A Near-Threshold Ring-Oscillator-Based ILCM with Edge-Selective Error Detector Achieving -64 dBc Reference-Spur and -239 dB FoM
    Shin, Jiwon ; Song, Joonghyun ; et al.
    In: ESSCIRC 2023- IEEE 49th European Solid State Circuits Conference (ESSCIRC), 2023-09-11, S. 273-276
    Konferenz
    Wie komme ich dran?
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    A 0.0035-mm2 0.42-pJ/bit 8–32-Gb/s Reference-Less CDR Incorporating Adaptively-Biased ChargeSharing Integrator, Alexander PFD, and 1-Tap DFE
    Zhang, Zhaoyu ; Zhang, Zhao ; et al.
    In: ESSCIRC 2023- IEEE 49th European Solid State Circuits Conference (ESSCIRC), 2023-09-11, S. 177-180
    Konferenz
    Wie komme ich dran?
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    A 4.8-GHz Time-Interleaved Multi-Reference PLL with 16.1-fs Jitter
    Liu, Hongzhuo ; Deng, Wei ; et al.
    In: ESSCIRC 2023- IEEE 49th European Solid State Circuits Conference (ESSCIRC), 2023-09-11, S. 261-264
    Konferenz
    Wie komme ich dran?
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    A Fully Synthesizable DPLL with Background Gain Mismatch Calibrated Feedforward Phase Noise Cancellation Path
    Madany, Waleed ; Zhang, Yuncheng ; et al.
    In: ESSCIRC 2023- IEEE 49th European Solid State Circuits Conference (ESSCIRC), 2023-09-11, S. 265-268
    Konferenz
    Wie komme ich dran?
xs 0 - 576
sm 576 - 768
md 768 - 992
lg 992 - 1200
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