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    An Experimental Demonstration of GaN CMOS Technology
    Chen, Mary ; Li, Ray ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-03-01), S. 269-271
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    A Low-Power HKMG CMOS Platform Compatible With Dram Node 2× and Beyond
    Fazan, Pierre C. ; Ritzenthaler, Romain ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 61 (2014-08-01), S. 2935-2943
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    A Leakage-Current-Recycling Phase-Locked Loop in 65 nm CMOS Technology
    Lee, I-Ting ; Liu, Shen-Iuan ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 47 (2012-11-01), S. 2693-2700
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    Single-Event Transient Measurements in nMOS and pMOS Transistors in a 65-nm Bulk CMOS Technology at Elevated Temperatures
    Schrimpf, Ronald D. ; Massengill, Lloyd W. ; et al.
    In: IEEE Transactions on Device and Materials Reliability, Jg. 11 (2011-03-01), S. 179-186
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    $(1/3) \times \hbox{VDD}$-to- $(3/2) \times \hbox{VDD}$ Wide-Range I/O Buffer Using 0.35- $\mu\hbox{m}$ 3.3-V CMOS Technology
    Chang, Wei-Chih ; Lee, Tzung-Je ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 57 (2010-02-01), S. 126-130
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    A 6.7-fF//spl mu/m/sup 2/ bias-independent gate capacitor (BIGCAP) with digital CMOS process and its application to the loop filter of a differential PLL
    Takamiya, Makoto ; Mizuno, Masayuki
    In: IEEE Journal of Solid-State Circuits, Jg. 40 (2005-03-01), S. 719-725
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    Interface Trap Generation and Hole Trapping Under NBTI and PBTI in Advanced CMOS Technology With a 2-nm Gate Oxide
    Ribes, G. ; Denais, M. ; et al.
    In: IEEE Transactions on Device and Materials Reliability, Jg. 4 (2004-12-01), S. 715-722
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    A packaged 1.1-GHz CMOS VCO with phase noise of -126 dBc/Hz at a 600-kHz offset
    Hung, C.-M. ; K.K., O
    In: IEEE Journal of Solid-State Circuits, Jg. 35 (2000), S. 100-103
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    Recent progress of submicron CMOS using 6H-SiC for smart power applications
    Kornegay, Kevin ; Man Pio Lam
    In: IEEE Transactions on Electron Devices, Jg. 46 (1999-03-01), S. 546-554
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    Lateral SCR devices with low-voltage high-current triggering characteristics for output ESD protection in submicron CMOS technology
    Ker, Ming-Dou
    In: IEEE Transactions on Electron Devices, Jg. 45 (1998-04-01), S. 849-860
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    A 130-nm channel length partially depleted SOI CMOS-technology
    H. von Philisborn ; Pindl, Stephan ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 46 (1999-07-01), S. 1562-1566
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    1.5-V single work-function W/WN/n/sup +/-poly gate CMOS device design with 110-nm buried-channel PMOS for 90-nm vertical-cell DRAM
    Yan, W. ; Radens, Carl J. ; et al.
    In: IEEE Electron Device Letters, Jg. 23 (2002-10-01), S. 621-623
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    A high-performance half-micrometer generation CMOS technology for fast SRAMs
    Mendez, Horacio ; Jones, Robert E. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 38 (1991-04-01), S. 876-886
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    High-speed performance of 0.35 μm CMOS gates fabricated on low-dose SIMOX substrates with/without an N-well underneath the buried oxide layer
    Okumura, Koichiro ; Kumagai, Kouichi ; et al.
    In: IEEE Electron Device Letters, Jg. 17 (1996-03-01), S. 106-108
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    Threshold voltage-minimum gate length trade-off in buried channel PMOS devices for scaled supply voltage CMOS technologies
    Kizilyalli, I.C. ; Rambaud, M.M. ; et al.
    In: IEEE Electron Device Letters, Jg. 16 (1995-10-01), S. 457-459
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    High-frequency performances of a partially depleted 0.18-μm SOI/CMOS technology at low supply voltage-influence of parasitic elements
    Marcandella, C. ; Pelloire, J.L. ; et al.
    In: IEEE Electron Device Letters, Jg. 19 (1998-07-01), S. 265-267
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    Design and performance of 0.1- mu m CMOS devices using low-impurity-channel transistors (LICT's)
    Kiyota, Y. ; Seki, Koichi ; et al.
    In: IEEE Electron Device Letters, Jg. 13 (1992), S. 50-52
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    Technology limitations for N/sup +//P/sup +/ polycide gate CMOS due to lateral dopant diffusion in silicide/polysilicon layers
    Saraswat, Krishna C. ; Chu, C.L. ; et al.
    In: IEEE Electron Device Letters, Jg. 12 (1991-12-01), S. 696-698
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    Performance and hot-carrier effects of small CRYO-CMOS devices
    Hanamura, S. ; Masuhara, Toshiaki ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 34 (1987), S. 8-18
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    High-performance salicide shallow-junction CMOS devices for submicrometer VLSI application in twin-tub VI
    Hillenius, S.J. ; Manocha, A.S. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 36 (1989-11-01), S. 2530-2536
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