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    On the scaling of subnanometer EOT gate dielectrics for ultimate nano CMOS technology
    Iwai, Hiroshi ; Wong, Hei
    In: Microelectronic Engineering, Jg. 138 (2015-04-01), S. 57-76
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    Through silicon via: From the CMOS imager sensor wafer level package to the 3D integration
    Gagnard, Xavier ; Mourier, Thierry
    In: Microelectronic Engineering, Jg. 87 (2010-03-01), S. 470-476
    Online unknown
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    A comparison study of CMOS T/R switches using gate/source-terminated field-plate transistors
    Chiu, Hsien-Chin ; Lin, Shao-Wei ; et al.
    In: Microelectronic Engineering, Jg. 87 (2010-02-01), S. 225-229
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    Gate dielectric degradation in CMOS inverters
    Gerardin, Simone ; Ghidini, Gabriella ; et al.
    In: Microelectronic Engineering, Jg. 86 (2009-10-01), S. 2123-2126
    Online unknown
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    Electron- and ion-beam lithography for the fabrication of nanomechanical devices integrated on CMOS circuits
    Rius, Gemma ; Pérez-Murano, Francesc ; et al.
    In: Microelectronic Engineering, Jg. 86 (2009-04-01), S. 1046-1049
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    Some issues in advanced CMOS gate stack performance and reliability
    Shen, C. ; Li, Ming-Fu ; et al.
    In: Microelectronic Engineering, Jg. 88 (2011-12-01), S. 3377-3384
    Online unknown
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    Materials and device structures for sub-32 nm CMOS nodes
    Skotnicki, Thomas
    In: Microelectronic Engineering, Jg. 84 (2007-09-01), S. 1845-1852
    Online unknown
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    Highly linear wide input range CMOS OTA architectures operating in subthreshold and strong inversion
    Carvajal, Ramon G. ; Ramirez-Angulo, Jaime ; et al.
    In: Microelectronic Engineering, Jg. 84 (2007-02-01), S. 273-279
    Online unknown
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    A direct-write microfluidic fabrication process for CMOS-based Lab-on-Chip applications
    Rajagopalan, Sumitra ; Chodavarapu, Vamsy P. ; et al.
    In: Microelectronic Engineering, Jg. 86 (2009-10-01), S. 2104-2109
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  10. Detailansicht für Treffer 10 öffnen
    Design and testing of a self-powered 3D integrated SOI CMOS system
    Akturk, Akin ; Goldsman, Neil ; et al.
    In: Microelectronic Engineering, Jg. 85 (2008-02-01), S. 388-394
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    Optimization of a very cost-effective high voltage p-channel transistor implemented in a standard twin-tub CMOS technology
    Godignon, Phillippe ; Jordí, X. ; et al.
    In: Microelectronic Engineering, Jg. 77 (2005-02-01), S. 158-167
    Online unknown
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  12. Detailansicht für Treffer 12 öffnen
    An optimal silicidation technique for electrostatic discharge protection sub-100nm CMOS devices in VLSI circuit
    Yu, Shao-Ming ; Lee, Jam-Wen ; et al.
    In: Microelectronic Engineering, Jg. 84 (2007-02-01), S. 213-217
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  13. Detailansicht für Treffer 13 öffnen
    Transmission lines fabricated with CMOS interconnect technology
    Yibin, Zhang ; Jeffrey Su Yong Yong ; et al.
    In: Microelectronic Engineering, Jg. 72 (2004-04-01), S. 223-229
    Online unknown
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  14. Detailansicht für Treffer 14 öffnen
    High mobility CMOS transistors on Si/SiGe heterostructure channels
    Lee, Se-Hoon ; Huang, Jeff ; et al.
    In: Microelectronic Engineering, Jg. 97 (2012-09-01), S. 26-28
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    Monolithic integration of a silicon micromotor in combination with the CMOS drive circuit on one chip
    Horstmann, J. T. ; Goser, K. F.
    In: Microelectronic Engineering, 2003-06-01, S. 390-396
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  16. Detailansicht für Treffer 16 öffnen
    3D Integration of CMOS transistors with ICV-SLID technology
    Klumpp, Armin ; Wieland, Robert ; et al.
    In: Microelectronic Engineering, Jg. 82 (2005-12-01), S. 529-533
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    Effect and model of gate oxide breakdown on CMOS inverters
    Stathis, James H. ; Linder, Barry ; et al.
    In: Microelectronic Engineering, Jg. 72 (2004-04-01), S. 34-38
    Online unknown
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  18. Detailansicht für Treffer 18 öffnen
    A hybrid CMOS–SET co-fabrication platform using nano-grain polysilicon wires
    Pott, V. ; Fazan, P. ; et al.
    In: Microelectronic Engineering, 2005-03-01, S. 239-243
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  19. Detailansicht für Treffer 19 öffnen
    CMOS/SOI technologies for low-power and low-voltage circuits
    Grouillet, A. ; Faynot, O. ; et al.
    In: Microelectronic Engineering, Jg. 48 (1999-09-01), S. 327-334
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  20. Detailansicht für Treffer 20 öffnen
    Manufacturability of 3D-epitaxial-lateral-overgrowth CMOS circuits with three stacked channels
    Hoefflinger, B. ; Zingg, Rene ; et al.
    In: Microelectronic Engineering, Jg. 15 (1991-10-01), S. 191-194
    Online unknown
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