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    A 0.6-V to 1-V Audio ΔΣ Modulator in 65 nm CMOS with 90.2 dB SNDR at 0.6-V
    Liu, Liyuan ; Li, Dongmei ; et al.
    In: VLSI Design, Jg. 2013 (2013-05-08), S. 1-9
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    Dynamic CMOS Load Balancing and Path Oriented in Time Optimization Algorithms to Minimize Delay Uncertainties from Process Variations
    Chien-In Henry Chen ; Yelamarthi, Kumar
    In: VLSI Design, Jg. 2010 (2010-03-07), S. 1-13
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    Low-Power Fully Integrated CMOS DTV Tuner Front-End for ATSC Terrestrial Broadcasting
    Xiao, Jianhong ; Li, Tianwei ; et al.
    In: VLSI Design, Jg. 2007 (2007-03-13), S. 1-13
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    CMOS Delay and Power Model Equations for Simultaneous Transistor and Interconnect Wire Analysis and Optimization
    Lee, Sangho ; Greeneich, Edwin W.
    In: VLSI Design, Jg. 15 (2002), S. 619-628
    Online unknown
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    Delay Time Estimation Model for Large Digital CMOS Circuits
    Kim, Dong-Wook ; Choi, Tae-Yong
    In: VLSI Design, Jg. 11 (2000), S. 161-173
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    Modeling and Design of a Nano Scale CMOS Inverter for Symmetric Switching Characteristics
    Pandit, Soumya ; Mukhopadhyay, Joyjit
    In: VLSI Design, Jg. 2012 (2012-04-22), S. 1-13
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    Block-Level Logic Extraction from CMOS VLSI Layouts
    Tront, Joseph G. ; Bhasin, Inderpreet
    In: VLSI Design, Jg. 1 (1994), S. 243-259
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    Ultra-Low-Voltage Self-Body Biasing Scheme and Its Application to Basic Arithmetic Circuits
    Albano, Domenico ; Lanuzza, Marco ; et al.
    In: VLSI Design, Jg. 2015 (2015-10-26), S. 1-10
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    Performance Analysis of Modified Drain Gating Techniques for Low Power and High Speed Arithmetic Circuits
    Piske, Mayuresh ; Aatreya Vivek Madgula ; et al.
    In: VLSI Design, Jg. 2014 (2014-07-15), S. 1-5
    Online unknown
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    Low Cost Design of a Hybrid Architecture of Integer Inverse DCT for H.264, VC-1, AVS, and HEVC
    Wahid, Khan A. ; Martuza, Muhammad
    In: VLSI Design, Jg. 2012 (2012-05-13), S. 1-10
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    A Regularly Structured Parallel Multiplier with Low-power Non-binary-logic Counter Circuits
    Lin, Rong
    In: VLSI Design, Jg. 12 (2001), S. 377-390
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    On Mixed PTL/Static Logic for Low-power and High-speed Circuits
    Geun Rae Cho ; Chen, Thomas M.
    In: VLSI Design, Jg. 12 (2001), S. 399-406
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    Recent Advances on the Design of High-Gain Wideband Operational Transconductance Amplifiers
    Silva-Martinez, Jose ; Assaad, R.
    In: VLSI Design, Jg. 2009 (2009-07-28), S. 1-11
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    Minimizing Spurious Switching Activities with Transistor Sizing
    Wroblewski, A. ; Schumacher, Otto ; et al.
    In: VLSI Design, Jg. 15 (2002), S. 537-545
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    Reconfigurable Shift Switching Parallel Comparators
    Olariu, Stephan ; Lin, Rong
    In: VLSI Design, Jg. 9 (1999), S. 83-90
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    Statistical Estimation of the ,Switching Activity in VLSI Circuits
    Najm, Farid N. ; Xakellis, Michael G.
    In: VLSI Design, Jg. 7 (1998), S. 243-254
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    Reduction of Power Dissipation in Dynamic BiCMOS Logic Gates by Transistor Reordering
    Wahab, Yufridin ; S. M. Rezaul Hasan
    In: VLSI Design, Jg. 15 (2002), S. 547-553
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    Design Methodology of a 32-bit Arithmetic Logic Unit with an Adaptive Leaf-cell Based Layout Technique
    Song, Min-Kyu ; Cho, Ki-Seon
    In: VLSI Design, Jg. 14 (2002), S. 249-258
    Online unknown
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