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    Conventional and sub-threshold operation regimes of CMOS digital circuits.
    Dokic, Branko ; Pajkanovic, Aleksandar
    In: Automatika: Journal for Control, Measurement, Electronics, Computing & Communications, Jg. 57 (2016-07-01), Heft 3, S. 782-792
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Recent Development in Efficient Adiabatic Logic Circuits and Power Analysis with CMOS Logic.
    Sanadhya, Minakshi ; Kumar, M. ; et al.
    In: Procedia Computer Science, Jg. 57 (2015-11-01), S. 1299-1307
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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    A new automated design and optimization method of CMOS logic circuits based on Modified Imperialistic Competitive Algorithm.
    Anjomshoa, Mehdi ; Mahani, Ali ; et al.
    In: Applied Soft Computing, Jg. 21 (2014-08-01), S. 423-432
    academicJournal
    Wie komme ich dran?
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    A Subthreshold CMOS RF Front-End Design for Low-Power Band-III T-DMB/DAB Receivers.
    Kim, Seongdo ; Choi, Janghong ; et al.
    In: ETRI Journal, Jg. 33 (2011-12-01), Heft 6, S. 969-972
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    A CMOS High-Speed Nine-Stage Programmable Counter.
    Kuo, Ko-Chi ; Wu, Feng-Ji
    In: International MultiConference of Engineers & Computer Scientists 2006, 2006, S. 213-216
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Leakage Current Compensation for the 0.13 μm CMOS Charge Sensitive Preamplifier.
    Barzdėnas, V. ; Navickas, R.
    In: Electronics & Electrical Engineering, 2007-07-01, Heft 77, S. 33-36
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    A test circuit for pin shorts generating oscillation in CMOS logic circuits.
    Ichimiya, Masahiro ; Hashizume, Masaki ; et al.
    In: Systems & Computers in Japan, Jg. 35 (2004-11-30), Heft 13, S. 10-20
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    An Implementation of Multiple-Valued Logic Circuit with CMOS Multiple-Valued Output Gates.
    Sakata, Izurni
    In: Systems & Computers in Japan, Jg. 20 (1989-02-01), Heft 2, S. 67-77
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Development Status of CMOS 1920 x 1080 Imaging System-on-Chip for 60p and 72p HDTV.
    Kozlowski, L. ; Rossi, G. ; et al.
    In: SMPTE Motion Imaging Journal, Jg. 113 (2004-10-01), Heft 10/11, S. 359-368
    Online academicJournal
    Zugriff:
    Volltext
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    Minimum Separation Layout for CMOS Circuits Realizing Tree-Shape Monotone Decreasing Logic Circuits.
    Manabe, Yoshifumi ; Hagihara, Ken'ichl ; et al.
    In: Systems & Computers in Japan, Jg. 17 (1986-09-01), Heft 9, S. 1-10
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Performance Improvement of ALU using D3L Logic.
    Raj, Ancy J. ; Ashwin, P.V.
    In: Procedia Computer Science, Jg. 46 (2015-04-01), S. 1341-1348
    Online academicJournal
    Zugriff:
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    Resource optimization of MIMO using neural network for 5G communication.
    Patra, Trilochan ; Kumar Mitra, Swarup
    In: Alexandria Engineering Journal, Jg. 61 (2022-12-01), Heft 12, S. 12581-12592
    Online academicJournal
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    Design and simulation of high-performance 2:1 multiplexer based on side-contacted FED.
    Ghafouri, Tara ; Manavizadeh, Negin
    In: Ain Shams Engineering Journal, Jg. 12 (2021-03-01), Heft 1, S. 709-716
    Online academicJournal
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    Ultra low power design of multi-valued logic circuit for binary interfaces.
    Jhamb, Mansi ; Mohan, Ratnesh
    In: Journal of King Saud University - Computer & Information Sciences, Jg. 34 (2022-09-01), Heft 8, S. 5578-5586
    Online academicJournal
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    A low power design using FinFET based adiabatic switching principle: Application to 16-Bit arithmetic logic unit.
    Vanlalchaka, Reginald H. ; Maity, Reshmi ; et al.
    In: Ain Shams Engineering Journal, Jg. 14 (2023-04-05), Heft 4, S. N.PAG
    Online academicJournal
    Zugriff:
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  16. Detailansicht für Treffer 16 öffnen
    Advancing nanoscale computing: Efficient reversible ALU in quantum-dot cellular automata.
    Nemattabar, Shahrokh ; Mosleh, Mohammad ; et al.
    In: Nano Communication Networks, Jg. 40 (2024-07-01), S. N.PAG
    academicJournal
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    New low power adders in Self Resetting Logic with Gate Diffusion Input Technique.
    Uma, R. ; Ponnian, Jebashini ; et al.
    In: Journal of King Saud University - Engineering Sciences, Jg. 29 (2017-04-01), Heft 2, S. 118-134
    Online academicJournal
    Zugriff:
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  18. Detailansicht für Treffer 18 öffnen
    Towards nanoscale fault-tolerant logical circuits using proposed robust majority voter in quantum-dot cellular automata technology.
    Akbarian, Fatemeh ; Mosleh, Mohammad
    In: Nano Communication Networks, Jg. 38 (2023-12-01), S. N.PAG
    academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    LOGIC ARRAYS.
    Rincon, Ann Marie
    1999
    Online Buch
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    Volltext (PDF)
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  20. Detailansicht für Treffer 20 öffnen
    BIPOLAR AND MOS LOGIC CIRCUITS.
    Gutierrez, German ; Whitaker, Sterling
    1999
    Online Buch
    Zugriff:
    Volltext (PDF)
    Wie komme ich dran?
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