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    A self-control leakage-suppression block for low-power high-efficient static logic circuit design in 22 nm CMOS process.
    Moradinezhad Maryan, Mohammad ; Azhari, Seyed Javad ; et al.
    In: Integration: The VLSI Journal, Jg. 87 (2022-11-01), S. 1-10
    academicJournal
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    A 120 mV Supply, Triode-Regulated Femto-Watt CMOS Voltage Reference Design.
    Olivera, Fabian ; da Silva, Lucas Souza ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 68 (2021-02-01), Heft 2, S. 587-591
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A Multi-Folded MCML for Ultra-Low-Voltage High-Performance in Deeply Scaled CMOS.
    Palumbo, Gaetano ; Scotti, Giuseppe
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-12-01), Heft 12, S. 4696-4706
    Online serialPeriodical
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A variation resilient keeper design for high performance domino logic applications.
    Kandpal, Jyoti ; Pokhrel, Tika Ram ; et al.
    In: Integration: The VLSI Journal, Jg. 88 (2023), S. 1-9
    academicJournal
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    A Wide Power Supply Range, Wide Tuning Range, All Static CMOS All Digital PLL in 65 nm SOI.
    Tierno, José A. ; Rylyakov, Alexander V. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 43 (2008), Heft 1, S. 42-51
    Online academicJournal
    Zugriff:
    Volltext
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  6. Detailansicht für Treffer 6 öffnen
    A 1.5-V CMOS All-N-Logic True-Single-Phase Bootstrapped Dynamic-Logic Circuit Suitable for Low...
    Lou, J.H. ; Kuo, J.B.
    In: IEEE Transactions on Circuits & Systems Part II: Analog & Digital Signal Processing, Jg. 46 (1999-05-01), Heft 5, S. 628-630
    Online academicJournal
    Zugriff:
    Volltext
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  7. Detailansicht für Treffer 7 öffnen
    A Low-Voltage 10-Bit CMOS DAC in 0.01-mm2 Die Area.
    Greenley, Brandon ; Veith, Raymond ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 52 (2005-05-01), Heft 5, S. 246-250
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    14-bit CMOS pipeline ADC with dual-calibration.
    Dumont, S. ; Gandy, P. ; et al.
    In: Electronics Letters (Institution of Engineering & Technology), Jg. 43 (2007-03-15), Heft 6, S. 338-339
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
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    A 3.8 GHz 153 Mb SRAM Design With Dynamic Stability Enhancement and Leakage Reduction in 45 nm High-k Metal Gate CMOS Technology.
    Hamzaoglu, Fatih ; Zhang, Kevin ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 44 (2009), Heft 1, S. 148-154
    Online academicJournal
    Zugriff:
    Volltext
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    A 10-mA LDO With 16-nA IQ and Operating From 800-mV Supply.
    Adorni, Nicola ; Stanzione, Stefano ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-02-01), Heft 2, S. 404-413
    Online academicJournal
    Zugriff:
    Volltext
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    Design and analysis of a frequency division and duty cycle control circuit for on-chip signal synthesis.
    Song, Rui ; Zhang, Jun ; et al.
    In: Integration: The VLSI Journal, Jg. 90 (2023-05-01), S. 115-125
    academicJournal
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    ENERGY EFFICIENT REVERSIBLE BUILDING BLOCKS RESISTANT TO POWER ANALYSIS ATTACKS.
    SARAVANAN, P. ; KALPANA, P.
    In: Journal of Circuits, Systems & Computers, Jg. 23 (2014-10-01), Heft 9, S. -1- (40S.)
    academicJournal
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    A Band-Limited Active Damping Circuit With 13 dB Power Supply Resonance Reduction.
    Xu, Jianping ; Hazucha, Peter ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 43 (2008), Heft 1, S. 61-68
    Online academicJournal
    Zugriff:
    Volltext
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  14. Detailansicht für Treffer 14 öffnen
    A 3.3 V 12.5 Gb/s 0.2 μm SiGe BiCMOS Laser Diode Driver Using Bias Current Modulation Cancellation.
    Maxim, A.
    In: IEEE Journal of Solid-State Circuits, Jg. 42 (2007-10-01), Heft 10, S. 2086-2098
    Online academicJournal
    Zugriff:
    Volltext
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  15. Detailansicht für Treffer 15 öffnen
    An ultra‐low power and energy‐efficient ternary Half‐Adder based on unary operators and two ternary 3:1 multiplexers in 32‐nm GNRFET technology.
    Abbasian, Erfan ; Orouji, Maedeh ; et al.
    In: International Journal of Circuit Theory & Applications, Jg. 51 (2023-10-01), Heft 10, S. 4969-4983
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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  16. Detailansicht für Treffer 16 öffnen
    Cascadable adiabatic logic circuits for low-power applications.
    Reddy, N. S. S. ; Satyam, M. ; et al.
    In: IET Circuits, Devices & Systems, Jg. 2 (2008-12-01), Heft 6, S. 518-526
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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  17. Detailansicht für Treffer 17 öffnen
    A new low power current steering logic circuit for the design of digital subsystem.
    Kumar, Mithilesh ; Mondal, Abir J.
    In: International Journal of Electronics, Jg. 109 (2022-03-01), Heft 3, S. 497-519
    academicJournal
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    An input controlled leakage restrainer transistor‐based technique for leakage and short‐circuit power reduction of 1‐bit hybrid full adders.
    Moradinezhad Maryan, Mohammad ; Amini‐Valashani, Majid ; et al.
    In: International Journal of Circuit Theory & Applications, Jg. 49 (2021-08-01), Heft 8, S. 2382-2395
    Online academicJournal
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    A Macromodeling Approach for Analog Behavior of Digital Integrated Circuits.
    Mirzaie, Nahid ; Rohrer, Ron
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 39 (2020-12-01), Heft 12, S. 5025-5031
    Online academicJournal
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    High-Voltage Power Delivery Through Charge Recycling.
    Rajapandian, Saravanan ; Shepard, Kenneth L. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 41 (2006-06-01), Heft 6, S. 1400-1410
    Online academicJournal
    Zugriff:
    Volltext
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